JP2002110751A - 半導体集積回路装置の検査装置および製造方法 - Google Patents

半導体集積回路装置の検査装置および製造方法

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JP2002110751A JP2000304099A JP2000304099A JP2002110751A JP 2002110751 A JP2002110751 A JP 2002110751A JP 2000304099 A JP2000304099 A JP 2000304099A JP 2000304099 A JP2000304099 A JP 2000304099A JP 2002110751 A JP2002110751 A JP 2002110751A
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直人 伴
Masaaki Nanba
正昭 難波
Akio Hasebe
昭男 長谷部
Yuji Wada
雄二 和田
Ryuji Kono
竜治 河野
Akira Kiyofuji
彰 清藤
Yasuhiro Motoyama
康博 本山
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    • H—ELECTRICITY
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Abstract

(57)【要約】 【課題】 ウェーハレベルバーンインにおいて、分割さ
れたコンタクタをウェーハ全面に均一にコンタクトさせ
るとともに、このコンタクタ毎のリペアを可能とし、ま
たコンタクタの歩留まり向上によって製造コストを低減
し、低コスト化を図ることができる半導体集積回路装置
の検査装置および製造方法を提供する。 【解決手段】 機械的加圧方式のカセット構造におい
て、分割された複数のシリコンコンタクタブロック１
と、これらを一体化するガイド枠２などから構成され、
分割コンタクタ一体型によるウェーハ全面一括コンタク
ト方式を採用し、ウェーハレベルバーンインを行う場合
には、個別に動く各シリコンコンタクタブロック１を機
械的に加圧して、このシリコンコンタクタの各プローブ
を被検査ウェーハ４の各チップの各検査用パッドに所定
の圧力で均一に接触させ、テスト制御信号を各チップに
供給し、このテスト結果信号を取得してバーンイン検査
を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の検査および製造技術に関し、たとえばバーンイン検
査やプローブ検査に適用可能であり、特にウェーハ状態
でのバーンイン検査、いわゆるウェーハレベルバーンイ
ンに適用して有効な技術に関する。
【０００２】
【従来の技術】半導体集積回路装置の検査および製造技
術に関し、バーンイン検査に関する技術について本発明
者が検討したところによれば、たとえば特開平１１−９
７４９４号公報、特開平９−１４８３８９号公報、「日
経マイクロデバイス ２０００年１月号」Ｐ１４８〜Ｐ
１５３に記載される技術などが挙げられる。
【０００３】特開平１１−９７４９４号公報には、バー
ンイン検査工程において、押圧部材を用いてメンブレン
に設けられた複数のプローブをウェーハに押圧する時に
は、押圧部材のウェーハ側とは反対側の面の複数の箇所
に押圧荷重を負荷させるために、押圧部材を分割して押
圧の均一化を図る技術が開示されている。
【０００４】特開平９−１４８３８９号公報には、マイ
クロマシニング技術によりシリコン基板に上下方向に弾
性を保たせた梁を形成し、この梁の先端部にウェーハの
電極と対向配列するようにマイクロコンタクトピンを先
端部に導電性薄膜処理して形成する技術が開示されてい
る。
【０００５】「日経マイクロデバイス ２０００年１月
号」には、多層配線基板とバンプ付き薄膜シートと異方
導電性ゴムの３つの部品からなるＴＰＳ（Ｔｈｒｅｅ
Ｐａｒｔｓ Ｓｔｒｕｃｔｕｒｅ）プローブを用いた方
式や、多層配線基板とプローブ端子からなり、プローブ
端子は樹脂シートに銅ポストを貫通させた構造で、加圧
するとこの銅ポストがつぶれて電極の高さばらつきを吸
収する方式が記載されている。
【０００６】
【発明が解決しようとする課題】ところで、前記のよう
なバーンイン検査に関する技術について、本発明者が検
討した結果、以下のようなことが明らかとなった。
【０００７】たとえば、半導体集積回路装置の検査技術
としては、高温雰囲気中で温度および電圧ストレスを加
えて将来不良に到る可能性のあるチップをスクリーニン
グするバーンイン検査と、所定の機能通りに動作するか
否かを確認する機能テストやＤＣ動作特性およびＡＣ動
作特性のテストを行って良品／不良品を判別するプロー
ブ検査とがある。
【０００８】近年、半導体集積回路装置のバーンイン検
査においては、ウェーハ出荷対応（品質の差別化）、Ｋ
ＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）対応（ＭＣＰ
（Ｍｕｌｔｉ−Ｃｈｉｐ Ｐａｃｋａｇｅ）の歩留まり
向上）、バーンイン不良品の救済、バーンイン不良テス
トデータのフィードバック、トータルコスト低減、など
の要求から、ウェーハ状態でバーンイン検査を行うウェ
ーハレベルバーンインの技術が用いられてきている。
【０００９】このウェーハレベルバーンインでは、ウェ
ーハ全面に均一に加圧する押圧機構、ウェーハ加熱およ
び温度制御機構、ウェーハ全面で１万ピン以上のプロー
ブが必要、ウェーハの反りやうねりとプローブの高さば
らつきの吸収、高温時の熱膨張に倣わせる、多数の配線
引き回し、入力信号を集束することが必要、ウェーハ全
面へのプローブアライメントが必要、不良チップの切り
離しと過電流遮断、ウェーハ全面のコンタクトチェッ
ク、などの技術課題の解決が必須となっている。
【００１０】このような技術課題を解決するためのバー
ンイン検査に関する技術として、たとえば前記「日経マ
イクロデバイス ２０００年１月号」に記載の技術など
があるが、前記文献に記載のＴＰＳプローブを用いた方
式では、不良チップ除去用の皮膜装置が必要で、プロー
ブ検査やレーザ救済の最後にしかウェーハレベルバーン
インが実施できず、またバンプ付き薄膜シートはコンタ
クト回数と共に接触抵抗が増加しやすく、さらに一体物
で部分的リペアは不可能である上、異方導電性ゴムは寿
命が短い、などの問題点が考えられる。
【００１１】また、前記「日経マイクロデバイス ２０
００年１月号」に記載の、多層配線基板とプローブ端子
からなる技術を用いた方式では、樹脂シートは金パッド
専用で、１回毎の使い捨てである、などの問題が考えら
れる。
【００１２】そこで、本発明の目的は、たとえばバーン
イン検査やプローブ検査、特にウェーハレベルバーンイ
ンにおいて、分割コンタクタ一体型方式を採用し、この
分割されたコンタクタをウェーハ全面に均一にコンタク
トさせるとともに、分割したコンタクタ毎のリペアを可
能とし、また分割したコンタクタの歩留まりが向上する
ことによって製造コストを低減し、低コスト化を図るこ
とができる半導体集積回路装置の検査装置および製造方
法を提供するものである。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１５】（１）以下の構成を含む半導体集積回路装
置の検査装置である： （ａ）複数の半導体集積回路装置が形成されたウェーハ
の第１の主面上に設けられた複数の端子部に、接触して
電気的試験を行うための複数のテスト針部； （ｂ）前記複数のテスト針部に接続された単層または複
数層の第１の配線層； （ｃ）前記複数のテスト針部の各先端が、第１の主面側
に向けて突出するように前記複数のテスト針部を保持す
るとともに、前記第１の配線層をそれぞれが含む複数の
配線・針複合板。
【００１６】（２）前記（１）の半導体集積回路装置の
検査装置において、前記複数の配線・針複合板の各は、
前記ウェーハの前記第１の主面上に形成された複数のチ
ップ領域を測定できるように前記テスト針部が配置され
ているものである。
【００１７】（３）前記（２）の半導体集積回路装置の
検査装置において、前記ウェーハの前記第１の主面上に
形成された複数のチップ領域の内の第１のチップ領域の
複数の端子が、前記複数の配線・針複合板の内の第１お
よび第２の配線・針複合板の両方のテスト針と接触して
測定できるように前記テスト針部が配置されているもの
である。
【００１８】（４）前記（３）の半導体集積回路装置の
検査装置において、前記複数の配線・針複合板の数は４
またはそれ以上であるものとする。
【００１９】（５）前記（３）の半導体集積回路装置の
検査装置において、前記複数の配線・針複合板の数は９
またはそれ以上であるものとする。
【００２０】（６）前記（５）の半導体集積回路装置の
検査装置において、前記複数の配線・針複合板の各が担
当する被測定チップ領域の数は９またはそれ以上である
ものとする。
【００２１】（７）前記（５）の半導体集積回路装置の
検査装置において、前記複数の配線・針複合板の各が担
当する被測定チップ領域の数は１６またはそれ以上であ
るものとする。
【００２２】（８）前記（７）の半導体集積回路装置の
検査装置において、前記複数の配線・針複合板は、シリ
コンを主要な成分とする板状部材を主要な構成要素とし
ているものである。
【００２３】（９）前記（８）の半導体集積回路装置の
検査装置において、前記ウェーハは、シリコンを主要な
成分とする板状部材を主要な構成要素としているもので
ある。
【００２４】（１０）前記（９）の半導体集積回路装置
の検査装置において、前記電気的試験は、バーンインテ
ストであるものとする。
【００２５】（１１）以下の工程を含む半導体集積回路
装置の製造方法である： （ａ）複数の半導体集積回路装置が形成されたウェーハ
の第１の主面上に設けられた複数の端子部に、接触して
電気的試験を行うための複数のテスト針部、前記複数の
テスト針部に接続された単層または複数層の第１の配線
層、前記複数のテスト針部の各先端が、第１の主面側に
向けて突出するように前記複数のテスト針部を保持する
とともに、前記第１の配線層をそれぞれが含む複数の配
線・針複合板を用意する工程； （ｂ）前記複数の配線・針複合板の各の前記複数のテス
ト針部を、前記ウェーハの前記第１の主面上に形成され
た複数のチップ領域の前記複数の端子部に接触して前記
複数のチップ領域の電気的試験を行う工程。
【００２６】（１２）前記（１１）の半導体集積回路装
置の製造方法において、前記電気的試験は、バーンイン
テストであるものとする。
【００２７】（１３）以下の工程を含む半導体集積回路
装置の製造方法である： （ａ）複数の半導体集積回路装置が形成されたウェーハ
の第１の主面上に設けられた複数の端子部に、接触して
電気的試験を行うための複数のテスト針部、前記複数の
テスト針部に接続された単層または複数層の第１の配線
層、前記複数のテスト針部の各先端が、第１の主面側に
向けて突出するように前記複数のテスト針部を保持する
とともに、前記第１の配線層をそれぞれが含む複数の配
線・針複合板を用意する工程； （ｂ）前記ウェーハの前記第１の主面上に形成された複
数のチップ領域の内の第１のチップ領域の複数の端子
に、前記複数の配線・針複合板の内の第１および第２の
配線・針複合板の両方の前記複数のテスト針部のテスト
針を接触して電気的試験を行う工程。
【００２８】（１４）前記（１３）の半導体集積回路装
置の製造方法において、前記電気的試験は、バーンイン
テストであるものとする。
【００２９】（１５）以下の工程を含む半導体集積回路
装置の製造方法である： （ａ）複数の半導体集積回路装置が形成されたウェーハ
の第１の主面上に設けられた複数の端子部に、接触して
電気的試験を行うための複数のテスト針部、前記複数の
テスト針部に接続された単層または複数層の第１の配線
層、前記複数のテスト針部の各先端が、第１の主面側に
向けて突出するように前記複数のテスト針部を保持する
とともに、前記第１の配線層をそれぞれが含む複数の配
線・針複合板を用意する工程； （ｂ）前記複数の配線・針複合板の各の前記複数のテス
ト針部を、前記ウェーハの前記第１の主面上に形成され
たＢＩＳＴ回路を有する複数のチップ領域の前記複数の
端子部に接触して前記複数のチップ領域の電気的試験を
行う工程。
【００３０】（１６）前記（１５）の半導体集積回路装
置の製造方法において、前記電気的試験は、バーンイン
テストであるものとする。
【００３１】（１７）以下の工程を含む半導体集積回路
装置の製造方法である： （ａ）複数の半導体集積回路装置が形成されたウェーハ
の第１の主面上に設けられた複数の端子部に、接触して
電気的試験を行うための複数のテスト針部、前記複数の
テスト針部に接続された単層または複数層の第１の配線
層、前記複数のテスト針部の各先端が、第１の主面側に
向けて突出するように前記複数のテスト針部を保持する
とともに、前記第１の配線層をそれぞれが含む複数の配
線・針複合板を用意する工程； （ｂ）前記複数の配線・針複合板の各の前記複数のテス
ト針部を真空または減圧により加圧して、前記ウェーハ
の前記第１の主面上に形成された複数のチップ領域の前
記複数の端子部に接触して前記複数のチップ領域の電気
的試験を行う工程。
【００３２】（１８）前記（１７）の半導体集積回路装
置の製造方法において、前記電気的試験は、バーンイン
テストであるものとする。
【００３３】（１９）テスト用針が複数設けられ、１枚
の被検査ウェーハに対して複数に分割されている配線・
針複合板を有するものである。
【００３４】（２０）前記（１９）の半導体集積回路装
置の検査装置において、前記分割された配線・針複合板
を一体化するガイド枠を有し、１つのガイド枠に一体化
された配線・針複合板は前記１枚の被検査ウェーハに相
当する１つのウェーハ全面一括コンタクタを構成するも
のである。
【００３５】（２１）前記（２０）の半導体集積回路装
置の検査装置において、前記分割された配線・針複合板
は、前記被検査ウェーハと熱膨張係数が同じ材料で形成
されているものである。
【００３６】（２２）前記（２１）の半導体集積回路装
置の検査装置において、前記被検査ウェーハは、シリコ
ン基板からなり、前記分割された配線・針複合板は、シ
リコン基板からなるものである。
【００３７】（２３）前記（２１）の半導体集積回路装
置の検査装置において、前記被検査ウェーハは、シリコ
ン基板からなり、前記分割された配線・針複合板は、シ
リコンメンブレンシートからなるものである。
【００３８】（２４）前記（２０）の半導体集積回路装
置の検査装置において、前記ガイド枠は、前記被検査ウ
ェーハと熱膨張係数が近い材料で形成されているもので
ある。
【００３９】（２５）前記（２４）の半導体集積回路装
置の検査装置において、前記被検査ウェーハは、シリコ
ン基板からなり、前記ガイド枠は、４２アロイまたはニ
ッケル合金からなるものである。
【００４０】（２６）前記（２０）の半導体集積回路装
置の検査装置において、前記分割された配線・針複合板
の複数のプローブのそれぞれは、異方性エッチングなど
のマイクロマシニング技術によりピラミッド状に形成さ
れているものである。
【００４１】（２７）前記（２６）の半導体集積回路装
置の検査装置において、前記配線・針複合板のプローブ
のそれぞれは、周囲が圧力により変形可能であるものと
する。
【００４２】（２８）前記（２７）の半導体集積回路装
置の検査装置において、前記配線・針複合板の各プロー
ブの周囲は、機械的加圧方式により変形され、この変形
状態において前記プローブが所定の圧力で前記被検査ウ
ェーハの各チップの各検査用パッドに電気的に接触され
るものである。
【００４３】（２９）前記（２７）の半導体集積回路装
置の検査装置において、前記配線・針複合板の各プロー
ブの周囲は、真空または減圧加圧方式により変形され、
この変形状態において前記プローブが所定の圧力で前記
被検査ウェーハの各チップの各検査用パッドに電気的に
接触されるものである。
【００４４】（３０）前記（２０）の半導体集積回路装
置の検査装置において、前記分割された配線・針複合板
の分割エリアは、前記被検査ウェーハのチップ毎のスク
ライブエリアと位置がずれているものである。
【００４５】（３１）前記（２０）の半導体集積回路装
置の検査装置において、前記分割された配線・針複合板
のそれぞれは、前記被検査ウェーハの複数のチップ単位
に相当するものである。
【００４６】（３２）前記（２０）の半導体集積回路装
置の検査装置において、前記分割された配線・針複合板
のそれぞれは、個別にリペア可能であるものとする。
【００４７】（３３）前記（２０）の半導体集積回路装
置の検査装置において、前記分割された配線・針複合板
のそれぞれは、位置合わせ用マークを有するものであ
る。
【００４８】（３４）前記（２０）の半導体集積回路装
置の検査装置において、前記被検査ウェーハのチップの
それぞれは、ＢＩＳＴ回路を有するものである。
【００４９】（３５）前記（３４）の半導体集積回路装
置の検査装置において、前記チップ上の複数の検査用パ
ッドは、他のパッドを挟み、周辺に分離されて配置され
ているものである。
【００５０】（３６）前記（１９）の半導体集積回路装
置の検査装置において、前記分割された複数の配線・針
複合板と、前記分割された配線・針複合板を一体化する
ガイド枠と、前記分割された配線・針複合板に電気的に
接続される多層配線基板と、前記分割された配線・針複
合板のプローブの高さばらつきを吸収するエラストマ
と、前記配線・針複合板、前記ガイド枠、前記多層配線
基板、および前記エラストマを介し、前記被検査ウェー
ハを挟んで上下からパッキングするための上蓋および下
蓋とを有するものである。
【００５１】（３７）前記（３６）の半導体集積回路装
置の検査装置において、前記多層配線基板に電気的に接
続され、前記被検査ウェーハをバーンイン検査するため
のバーンイン基板を有するものである。
【００５２】（３８）前記（３６）の半導体集積回路装
置の検査装置において、前記ガイド枠、前記エラスト
マ、および前記上蓋および下蓋は、位置決め用機構によ
り位置決めされるものである。
【００５３】（３９）前記（３６）の半導体集積回路装
置の検査装置において、前記多層配線基板は、多数の配
線の引き回しと入力信号の集束を行う構造を有するもの
である。
【００５４】（４０）前記（３６）の半導体集積回路装
置の検査装置において、前記多層配線基板は、保護用の
抵抗およびコンデンサが実装されているものである。
【００５５】（４１）前記（３６）の半導体集積回路装
置の検査装置において、前記上蓋および下蓋は、前記被
検査ウェーハの反りやうねりをならすための真空または
減圧吸着機構が設けられているものである。
【００５６】（４２）前記（３６）の半導体集積回路装
置の検査装置において、前記上蓋および下蓋は、前記被
検査ウェーハの温度条件を制御するための温度制御機構
が設けられているものである。
【００５７】（４３）前記（３７）の半導体集積回路装
置の検査装置において、前記バーンイン基板は、過電流
遮断回路が設けられているものである。
【００５８】（４４）テスト用針が複数設けられ、１枚
の被検査ウェーハに対して複数に分割されている配線・
針複合板を用意する工程と、前記分割された配線・針複
合板を１つのガイド枠に一体化し、このガイド枠に一体
化された各配線・針複合板の各プローブを前記１枚の被
検査ウェーハの各チップの各検査用パッドに電気的に接
触させ、前記各チップの電気的特性を検査する工程とを
有する半導体集積回路装置の製造方法である。
【００５９】（４５）前記（４４）の半導体集積回路装
置の製造方法において、前記電気的特性を検査する工程
は、バーンイン検査を行う工程であるものとする。
【００６０】（４６）テスト用針が複数設けられ、１枚
の被検査ウェーハに対して複数に分割され、この分割ラ
インが前記被検査ウェーハのチップ毎のスクライブライ
ンと位置がずれている配線・針複合板を用意する工程
と、前記分割された配線・針複合板を１つのガイド枠に
一体化し、このガイド枠に一体化された各配線・針複合
板の各プローブを前記１枚の被検査ウェーハの各チップ
の各検査用パッドに電気的に接触させ、前記各チップの
電気的特性を検査する工程とを有する半導体集積回路装
置の製造方法である。
【００６１】（４７）前記（４６）の半導体集積回路装
置の製造方法において、前記電気的特性を検査する工程
は、バーンイン検査を行う工程であるものとする。
【００６２】（４８）テスト用針が複数設けられ、１枚
の被検査ウェーハに対して複数に分割されている配線・
針複合板を用意する工程と、前記分割された配線・針複
合板を１つのガイド枠に一体化し、このガイド枠に一体
化された各配線・針複合板の各プローブを前記１枚の被
検査ウェーハのＢＩＳＴ回路を有する各チップの各検査
用パッドに電気的に接触させ、前記各チップの電気的特
性を検査する工程とを有する半導体集積回路装置の製造
方法である。
【００６３】（４９）前記（４８）の半導体集積回路装
置の製造方法において、前記電気的特性を検査する工程
は、バーンイン検査を行う工程であるものとする。
【００６４】（５０）テスト用針が複数設けられ、１枚
の被検査ウェーハに対して複数に分割されている配線・
針複合板を用意する工程と、前記分割された配線・針複
合板を１つのガイド枠に一体化し、このガイド枠に一体
化された各配線・針複合板の各プローブを真空または減
圧により加圧して前記１枚の被検査ウェーハの各チップ
の各検査用パッドに電気的に接触させ、前記各チップの
電気的特性を検査する工程とを有する半導体集積回路装
置の製造方法である。
【００６５】（５１）前記（５０）の半導体集積回路装
置の製造方法において、前記電気的特性を検査する工程
は、バーンイン検査を行う工程であるものとする。
【００６６】よって、前記半導体集積回路装置の検査装
置および製造方法によれば、以下のような効果を得るこ
とができる。
【００６７】（１）複数に分割されている配線・針複合
板を有し、これらの分割された配線・針複合板を１つの
ガイド枠に一体化してウェーハ全面一括コンタクタを構
成することで、１枚の被検査ウェーハに対して、配線・
針複合板を複数に分割して小さくすれば、その分製作し
易くなり、製造歩留まりは上がるので、製造コストを低
減することが可能となる。
【００６８】また、分割された配線・針複合板は、被検
査ウェーハの大きさに左右されないため、大口径化に対
しても旧設備を利用できるので、ウェーハ全面一括コン
タクト方式によるコンタクタの製造コストを低減するこ
とが可能となる。
【００６９】さらに、分割された配線・針複合板は、ガ
イド枠に一体化した際に個別に動くことができるので、
被検査ウェーハの反りやうねりに対して独立して倣わせ
易くすることが可能となる。
【００７０】（２）分割された配線・針複合板を、被検
査ウェーハと熱膨張係数が同じ材料で形成することで、
ＬＳＩの製造設備を使用することができ、かつＬＳＩ製
造のような微細加工精度は必要とされないので、ＬＳＩ
製造の旧設備を配線・針複合板の製造設備として活用す
ることができるので、製造コストを低減することが可能
となる。
【００７１】また、バーンイン時の温度条件に対して
も、被検査ウェーハとシリコンコンタクタは同じように
熱膨張するので、ウェーハ全面へのプローブのアライメ
ント精度を十分に得ることが可能となる。
【００７２】（３）ガイド枠を、被検査ウェーハと熱膨
張係数が近い材料で形成することで、ガイド枠も被検査
ウェーハに近い熱膨張となるので、ウェーハ全面へのプ
ローブのアライメントを許容範囲内に抑えることが可能
となる。
【００７３】（４）分割された配線・針複合板のプロー
ブを、異方性エッチングなどのマイクロマシニング技術
を用いて形成することで、プローブを多ピン化および狭
ピッチ化に対応してピラミッド状に形成することが可能
となる。
【００７４】（５）分割された配線・針複合板のプロー
ブの周囲を、機械的加圧方式、あるいは真空または減圧
加圧方式により変形することで、プローブを所定の圧力
で均一に被検査ウェーハに接触させることが可能とな
る。
【００７５】（６）分割された配線・針複合板の分割エ
リアを、被検査ウェーハのチップ毎のスクライブエリア
と位置をずらすことで、配線・針複合板を一体化するガ
イド枠の寸法を、被検査ウェーハのスクライブエリアの
縮小化傾向に関係なく、大きく取ることが可能となる。
【００７６】また、被検査ウェーハのチップ取得数向上
のため、スクライブエリアは小さくなる傾向にあるが、
これに対しても問題なく対応することが可能となる。
【００７７】さらに、分割された配線・針複合板の大き
さや切り出し精度は、スクライブエリアに制約されない
ので、設計自由度を向上させることが可能となる。
【００７８】（７）分割された各配線・針複合板が、被
検査ウェーハの複数のチップ単位に相当することで、チ
ップの縮小化傾向に対しても配線・針複合板をある程度
の大きさにすることができるので、各配線・針複合板の
製作を容易に行うことが可能となる。
【００７９】（８）分割された各配線・針複合板を、個
別にリペアできるようにすることで、製造工程でのバー
ンインカセットの不良再生も容易に行うことができ、ま
た量産ラインで使用中の故障修理も分割された各配線・
針複合板単位で行うことができるので、製造コストやメ
ンテナンス費用を低減することが可能となる。
【００８０】（９）分割された各配線・針複合板が、位
置合わせ用マークを有することで、各配線・針複合板を
ガイド枠に一体化する際の組み立てを容易に行うことが
可能となる。
【００８１】（１０）被検査ウェーハの各チップが、Ｂ
ＩＳＴ回路を有することで、各チップの内部でテストパ
ターンを発生することができるので、各チップの検査用
パッドの数を低減し、また検査用パッドの配置を最適化
することが可能となる。
【００８２】また、分割された各配線・針複合板のプロ
ーブも、最小限の数となるので、プローブの配置を最適
化することが可能となる。
【００８３】（１１）各チップ上の検査用パッドを、他
のパッドを挟み、周辺に分離して配置することで、狭ピ
ッチ化に対しても検査用パッドをある程度の間隔をあけ
て配置することができるので、配線・針複合板の製作へ
の影響も最小限に抑えることが可能となる。
【００８４】（１２）分割された配線・針複合板、ガイ
ド枠、多層配線基板、およびエラストマを介し、被検査
ウェーハを挟んで上下から上蓋および下蓋によりパッキ
ングすることで、分割コンタクタ一体型によるウェーハ
全面一括コンタクト方式をカセット構造として構築する
ことが可能となる。
【００８５】（１３）多層配線基板に接続されるバーン
イン基板を有することで、カセット構造の検査装置に対
してバーンイン基板を容易に接続することが可能とな
る。
【００８６】（１４）ガイド枠、エラストマ、および上
蓋および下蓋が、位置決め用機構を有することで、これ
らを容易に位置決めすることができるので、カセット構
造の検査装置を簡単に組み立てることが可能となる。
【００８７】（１５）多層配線基板が、多数の配線の引
き回しと入力信号の集束を行う構造を有することで、配
線・針複合板、バーンイン基板との間の入出力信号を束
ねて入出力することができるので、多層配線基板とバー
ンイン基板との間の信号線数を低減し、この信号線の引
き回しも容易に行うことが可能となる。
【００８８】（１６）多層配線基板に、保護用の抵抗お
よびコンデンサを実装することで、電源変動や雑音によ
る誤動作を防止することが可能となる。
【００８９】（１７）上蓋および下蓋に、真空または減
圧吸着機構を設けることで、被検査ウェーハを下蓋のフ
ラット面に吸着して被検査ウェーハの反りやうねりをな
らすことが可能となる。
【００９０】（１８）上蓋および下蓋に、温度制御機構
を設けることで、被検査ウェーハを所定の温度に加熱す
ることができるので、被検査ウェーハの温度条件を制御
することが可能となる。
【００９１】（１９）バーンイン基板に、過電流遮断回
路を設けることで、被検査ウェーハの各チップ毎の過電
流を遮断することができるので、不良チップを切り離
し、またラッチアップの発生を抑制して、各チップに形
成された集積回路および配線・針複合板の損傷および破
壊を防止することが可能となる。
【００９２】
【発明の実施の形態】以下の本発明の実施の形態では特
に必要なとき以外は同一または同様な部分の説明を原則
として繰り返さない。
【００９３】さらに、以下の実施の形態では便宜上その
必要があるときは、複数のセクションまたは実施の形態
に分割して説明するが、特に明示した場合を除き、それ
らは互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明などの関係にある。
【００９４】また、以下の実施の形態において、要素の
数など（個数、数値、量、範囲などを含む）に言及する
場合、特に明示した場合および原理的に明らかに特定の
数に限定される場合などを除き、その特定の数に限定さ
れるものではなく、特定の数以上でも以下でもよい。
【００９５】さらに、以下の実施の形態において、その
構成要素（要素ステップなどを含む）は、特に明示した
場合および原理的に明らかに必須であると考えられる場
合などを除き、必ずしも必須のものではないことはいう
までもない。
【００９６】同様に、以下の実施の形態において、構成
要素などの形状、位置関係などに言及するときは、特に
明示した場合および原理的に明らかにそうでないと考え
られる場合などを除き、実質的にその形状などに近似ま
たは類似するものなどを含むものとする。このことは上
記数値および範囲についても同様である。
【００９７】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。なお、実施の形態を説明するための
全図において、同一の機能を有する部材には同一の符号
を付し、その繰り返しの説明は省略する。
【００９８】（１）本願で半導体集積回路装置というと
きは、シリコンウェーハ上に作られるものだけでなく、
特にそうでない旨明示された場合を除き、ＴＦＴ液晶な
どの他の基板上に作られるものなども含むものとする。
【００９９】（２）本願でウェーハというときは、半導
体集積回路装置の製造に使用されるほぼ円板状や長方形
のシリコン単結晶ウェーハ、ＳＯＩ、その他の絶縁物な
どとの複合構造を有するもの、ＴＦＴなどの製造に用い
るガラス基板などを含むものとする。
【０１００】（３）本願で配線・針複合板というとき
は、シリコンウェーハを半導体集積回路の製造に用いる
のと同様な、ウェーハプロセス、すなわちリソグラフィ
ー、ＣＶＤ、スパッタ、エッチングなどを組み合わせた
パターニング手法によって、配線層およびそれに接続さ
れた先端部を有するテスト針を一体的に形成したものの
外、ポリイミドフィルム、その他のシート状絶縁膜上に
印刷配線および針を集積したものなどを含むものとす
る。
【０１０１】（４）本願でテスト針または単に針という
ときは、その先端が伝統的なプローブ針状のものの外、
先端が細くなった針状の接触端子、その他の形状のバン
プ電極などを含むものとする。
【０１０２】（５）本願で「配線・針複合板が担当する
チップ領域の数」というときは、その全部を担当する場
合の外、その一部の端子を担当する場合なども含むもの
とする。
【０１０３】まず、図１により、本実施の形態の半導体
集積回路装置の製造方法の一例を説明する。図１は半導
体集積回路装置の製造方法を示すフロー図である。この
半導体集積回路装置として、ここではＳＲＡＭを例に説
明するが、ＤＲＡＭ、フラッシュメモリなどのメモリＬ
ＳＩや、ロジックＬＳＩなどにも適用可能であることは
いうまでもない。
【０１０４】（１）前処理工程（ステップＳ１）におい
ては、半導体ウェーハに多数の素子を形成する。すなわ
ち、この工程では、ＳＲＡＭの仕様に基づいて、たとえ
ばシリコン基板からなる半導体ウェーハに対して、酸化
・拡散・不純物導入、配線パターン形成、絶縁層形成、
配線層形成などの各ウェーハ処理工程を繰り返して所望
の集積回路を形成する。
【０１０５】（２）ウェーハレベルバーンイン工程（ス
テップＳ２）においては、多数の素子が形成された半導
体ウェーハをバーンイン検査（熱負荷検査）する。すな
わち、この工程では、たとえば半導体ウェーハを高温
（たとえば１２５〜１５０℃）雰囲気中において、定格
もしくはそれを超える電源電圧を印加して集積回路に電
流を流し、温度および電圧ストレスを加えて将来不良に
到る可能性のあるチップをスクリーニングする。このウ
ェーハレベルバーンイン工程において、後述する分割コ
ンタクタ一体型によるウェーハ全面一括コンタクト方式
の検査装置が用いられる。
【０１０６】（３）１回目のプローブ検査工程（ステッ
プＳ３）においては、多数の素子が形成された半導体ウ
ェーハをプローブ検査（導通検査）する。すなわち、こ
の工程では、たとえば半導体ウェーハを高温（たとえば
８５〜９５℃）雰囲気中において、ＳＲＡＭへの書き込
みおよび読み出し動作により所定のテストパターンを用
いてメモリ機能を試験し、所定の機能通りに動作するか
否かを確認する機能テストや、入出力端子間のオープン
／ショート検査、リーク電流検査、電源電流の測定など
のＤＣテスト、メモリ制御のＡＣタイミングを試験する
ＡＣテストなどを行う。なお、この１回目のプローブ検
査工程、後述の２回目のプローブ検査工程においても、
後述する分割コンタクタ一体型によるウェーハ全面一括
コンタクト方式の検査装置を用いることが可能である。
【０１０７】（４）レーザ救済工程（ステップＳ４）に
おいては、プローブ検査の結果、不良の素子に対してレ
ーザ光を照射して救済する。すなわち、この工程では、
プローブ検査の結果を解析してＳＲＡＭの不良ビットを
見つけ出し、この不良ビットに対応する冗長救済ビット
のヒューズをレーザ光で切断し、冗長救済処理を施して
リペアを行う。
【０１０８】（５）２回目のプローブ検査工程（ステッ
プＳ５）においては、レーザ救済後に再び半導体ウェー
ハをプローブ検査（導通検査）する。すなわち、この工
程では、１回目のプローブ検査と同様のテストを行い、
冗長救済処理により不良ビットを冗長救済用ビットに切
り替えることができたことを確認する。
【０１０９】（６）ウェーハ出荷工程（ステップＳ６）
においては、レーザ救済後のプローブ検査の結果、良品
の半導体ウェーハをそのまま製品として出荷する。すな
わち、この工程では、ＳＲＡＭの複数のチップが搭載さ
れた半導体ウェーハを、この半導体ウェーハの状態でユ
ーザに提供することができる。
【０１１０】（７）ＭＣＰ組立工程（ステップＳ７）に
おいては、良品の半導体ウェーハをダイシングしてチッ
プ毎に分離し、このように分離されたチップを組み合わ
せてパッケージ構造にする。すなわち、この工程では、
前記各工程を経て製造されたＳＲＡＭのチップと、同じ
ように前処理工程からダイシング工程までを終了して製
造された、たとえばフラッシュメモリのチップとを実装
してＭＣＰとして組み立てる。
【０１１１】具体的には、ＳＲＡＭのチップとフラッシ
ュメモリのチップを基板上に搭載するダイボンディング
工程、各チップのパッドと基板上のパッドとをワイヤに
より電気的に接続するワイヤボンディング工程、各チッ
プおよびワイヤの部分を保護するためにレジンによりモ
ールドするレジンモールド工程、外部リードを成形・表
面処理するリード成形工程などを行う。なお、ワイヤボ
ンディングに限らず、フリップチップボンディングなど
も可能である。
【０１１２】（８）テスタ選別工程（ステップＳ８）に
おいては、組み立てられたＭＣＰをテスタで選別する。
すなわち、この工程では、たとえば半導体ウェーハのプ
ローブ検査と同様のテストを行い、このＭＣＰの良品／
不良品を選別し、良品のＭＣＰのみを製品として出荷
し、ユーザに提供することができる。
【０１１３】次に、図２〜図６により、前述したウェー
ハレベルバーンインを行う検査装置の一例を説明する。
図２〜図５は機械的加圧方式の検査装置で、図２は検査
装置の要部の機械的加圧方式のウェーハレベルバーンイ
ンカセットを示す構成図、図３はシリコンコンタクタブ
ロックを示す構成図、図４はシリコンコンタクタの要部
を示す平面図（ａ）および拡大断面図（（ｂ）は（ａ）
のａ−ａ’切断線の断面図、（ｃ）は（ｂ）に対する変
形時の断面図）、図５はウェーハレベルバーンインカセ
ットの要部を示す断面図である。図６は真空加圧方式の
検査装置で、この検査装置の要部の真空加圧方式のウェ
ーハレベルバーンインカセットを示す構成図である。
【０１１４】ウェーハレベルバーンインを行う機械的加
圧方式の検査装置は、たとえば図２に示すようにカセッ
ト構造を有し、分割された複数のシリコンコンタクタブ
ロック１と、これらのシリコンコンタクタブロック１を
一体化するガイド枠２と、シリコンコンタクタブロック
１のプローブの高さばらつきを吸収するエラストマ３
と、ガイド枠２に一体化されたシリコンコンタクタブロ
ック１、およびエラストマ３を介し、被検査ウェーハ４
を挟んで上下からパッキングするための上蓋５および下
蓋６などから構成されている。このウェーハレベルバー
ンインカセットの上部には、各シリコンコンタクタブロ
ック１の多層配線基板に電気的に接続され、被検査ウェ
ーハ４をバーンイン検査するためのバーンイン基板７が
設けられている。
【０１１５】このウェーハレベルバーンインカセット
は、分割コンタクタ一体型方式を採用しているため、分
割したシリコンコンタクタブロック１毎でリペアを行う
ことができることにより低コスト化を図ることが可能と
なっている。たとえば、１個のシリコンコンタクタブロ
ック１で、チップ数＝９チップ×４列＝３６個取りで、
プローブ数＝６ピン×３６個＝２１６ピン（６ピン／チ
ップ）を実現している。このウェーハレベルバーンイン
カセットでは、１枚の被検査ウェーハ４に対して、この
シリコンコンタクタブロック１がウェーハ全面で、被検
査ウェーハ４のチップ取得数に応じて、たとえば２２個
必要となる。
【０１１６】各シリコンコンタクタブロック１は、たと
えば図３に示すように、テスト用針が複数設けられたシ
リコンコンタクタ（配線・針複合板）１１と、シリコン
コンタクタ１１に電気的に接続されるセラミック基板
（多層配線基板）１２と、シリコンコンタクタ１１とセ
ラミック基板１２とを接着するＡＣＦ（Ａｎｉｓｏｔｒ
ｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）１３と、
セラミック基板１２とバーンイン基板７とを電気的に接
続するコネクタ１４と、これらを上部から覆うカバー１
５などから構成されている。コネクタ１４には、バーン
イン基板７に電気的に接続するためのＦＰＣ（Ｆｌｅｘ
ｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）ケーブル
１６が接続される。
【０１１７】各シリコンコンタクタブロック１のシリコ
ンコンタクタ１１は、被検査ウェーハ４の複数のチップ
とコンタクトを取る部材であり、たとえば被検査ウェー
ハ４と熱膨張係数が同じ材料であるシリコン基板から形
成されている。このシリコンコンタクタ１１の表面（図
３では下側）には、たとえば図４（ａ）に示すように、
プローブ（テスト針）１７とこのプローブ１７を支持す
る梁１８からなる複数（たとえば３６個のチップに対応
した２１６ピンのプローブ数）のプローブ部（テスト針
部）が設けられている。この各プローブ１７は、被検査
ウェーハ４の各チップの検査用パッドに電気的に接触す
る突起形状からなり、たとえば異方性エッチングなどの
マイクロマシニング技術によりピラミッド状に形成され
ている。さらに、このプローブ１７の周囲の梁１８の部
分は、機械的加圧方式による圧力により、たとえば図４
（ｂ）の状態から図４（ｃ）のように変形可能となって
おり、この変形状態においてプローブ１７が所定の圧力
で被検査ウェーハ４の各チップの検査用パッドに均一に
接触される。
【０１１８】また、シリコンコンタクタ１１の表面およ
び裏面には、たとえばＡｕ、Ｃｕ、Ｎｉ、Ｒｈ、Ｐｄな
どの組み合わせからなるめっきによる配線層が形成さ
れ、この表面の配線層と裏面の配線層の配線パターン間
はスルーホールを通じて電気的に接続可能となってい
る。たとえば図４に示すように、シリコンコンタクタ１
１のプローブ１７の突起部は、表面の配線層の配線パタ
ーン３３，３３ａ、表面から裏面に貫通するスルーホー
ル３４、裏面の配線層の配線パターン３５，３５ａを通
じてパッド３６に電気的に接続されている。このシリコ
ンコンタクタ１１の表面は、プローブ１７の突起部が露
出するような形で絶縁膜３７で覆われている。なお、表
面および裏面の配線パターン３３，３３ａ，３５，３５
ａは、たとえば図４（ａ）に示すように、信号ラインの
配線パターン３３，３５に比べて電源、グランドライン
の配線パターン３３ａ，３５ａが太い配線幅となってい
る。また、たとえば図４（ｂ）に示すように、表面およ
び裏面の配線パターン３３（３３ａ），３５（３５ａ）
において、プローブ１７の突起部は薄いめっき厚で、他
の部分は抵抗値を低くするためにそれに比べて太いめっ
き厚となっている。
【０１１９】セラミック基板１２は、セラミック基材か
らなる多層配線層構造の基板部材であり、１個のシリコ
ンコンタクタ１１の複数（たとえば３６個）のチップに
対応した多数の配線が引き回されており、また複数のチ
ップからの入力信号を集束（たとえば１／１０）できる
構造となっている。また、セラミック基板１２の表面
（図３では上側）には、たとえば図３に示すように、電
源変動および雑音に対する保護用のチップ抵抗１９、チ
ップコンデンサ２０などが実装され、またコネクタ１４
も実装可能となっている。このセラミック基板１２は、
チップ抵抗１９、チップコンデンサ２０、コネクタ１４
などが実装される、図示しない、ランドから、配線パタ
ーン、スルーホールを通じて裏面のパッドに電気的に接
続されている。このセラミック基板１２の裏面のパッド
は、このセラミック基板１２の裏面に接着されたＡＣＦ
１３を介してシリコンコンタクタ１１のパッド３６に電
気的に接続され、これによりシリコンコンタクタ１１の
プローブ１７から、セラミック基板１２、コネクタ１
４、ＦＰＣケーブル１６を通じてバーンイン基板７まで
電気的に接続される。
【０１２０】カバー１５は、シリコンコンタクタブロッ
ク１を覆う部材であり、セラミック基板１２に接着さ
れ、補強の役目をはたす。このカバー１５には、たとえ
ば図３に示すように、セラミック基板１２のコネクタ１
４に接続されるＦＰＣケーブル１６の通し穴２１が形成
され、また内部にチップ抵抗１９、チップコンデンサ２
０の逃げ空間（図示せず）も形成されている。さらに、
カバー１５にはねじ穴２２が形成され、このカバー１５
とセラミック基板１２、ＡＣＦ１３、シリコンコンタク
タ１１とが接着されて一体となった状態で、エラストマ
３を介して、上蓋５の上部から挿入してカバー１５のね
じ穴２２に螺合される吊りねじ（位置決め機構）２３に
より位置決めされるようになっている。
【０１２１】前記ウェーハレベルバーンインカセットの
ガイド枠２は、分割されたシリコンコンタクタブロック
１を一体化し、水平方向の位置を固定する部材であり、
被検査ウェーハ４と熱膨張係数が近い材料である、たと
えば４２アロイまたはニッケル合金などから形成されて
いる。たとえば図２に示すように、このガイド枠２の複
数に区切られた各枠内に、分割された各シリコンコンタ
クタブロック１が位置決めされ、それぞれ個別に上下方
向に独立して動く状態で収納される。これにより、分割
コンタクタ一体型によるウェーハ全面一括コンタクト方
式が実現される。
【０１２２】エラストマ３は、シリコンコンタクタブロ
ック１のプローブの高さばらつきを吸収する部材であ
り、高分子材料、たとえばシリコンゴムから形成されて
いる。このエラストマ３によって、ガイド枠２に一体化
されたシリコンコンタクタブロック１はそれぞれ独立に
動くことができるので、各シリコンコンタクタ１１のプ
ローブ１７の高さばらつきが吸収される。
【０１２３】上蓋５および下蓋６は、ウェーハレベルバ
ーンインカセットを上下からパッキングするための部材
であり、たとえばＳＵＳまたはアルミなどから形成され
ている。たとえば図２に示すように、この上蓋５および
下蓋６によって、被検査ウェーハ４を挟み、この被検査
ウェーハ４の上部にガイド枠２に一体化されたシリコン
コンタクタブロック１、およびエラストマ３を介して上
側および下側からパッキングされる。この上蓋５および
下蓋６は、上蓋５の上部から挿入して下蓋６に螺合され
る固定ねじ（位置決め機構）２４で位置決めできるよう
になっている。また、下蓋６は、内側面がフラットにな
っており、被検査ウェーハ４の反りやうねりをならすよ
うに吸着するための真空保持穴２５、真空保持溝２６、
マイクロカプラ２８などからなる真空吸着機構と、温度
条件を制御するための面ヒータ２９、温度センサ３０、
これらの接点３１およびコネクタ３２などからなる温度
制御機構が装着されている。
【０１２４】バーンイン基板７は、シリコンコンタクタ
ブロック１の各セラミック基板１２に接続されるととも
に、図示しないバーンイン装置に接続されている。バー
ンイン検査では、バーンイン装置からテスト制御信号が
供給され、このテスト結果信号を取得することでテスト
が行われる。また、バーンイン基板７には、過電流遮断
回路（図示せず）などが設けられ、被検査ウェーハ４の
各チップ毎の過電流が遮断され、不良チップの切り離し
やラッチアップの発生が抑制されている。
【０１２５】以上のような機械的加圧方式の検査装置を
用いてウェーハレベルバーンインを行う場合には、ウェ
ーハレベルバーンインカセットの上蓋５と下蓋６によ
り、ガイド枠２に一体化されたシリコンコンタクタブロ
ック１、エラストマ３、被検査ウェーハ４をパッキング
した状態で、個別に動く各シリコンコンタクタブロック
１を機械的に加圧して、このシリコンコンタクタ１１の
各プローブ１７を被検査ウェーハ４の各チップの各検査
用パッドに所定の圧力で均一に接触させる。そして、ウ
ェーハレベルバーンインのテスト制御信号を、バーンイ
ン装置からバーンイン基板７、各セラミック基板１２を
介して被検査ウェーハ４の各チップに供給し、このテス
ト結果信号を、被検査ウェーハ４の各チップからセラミ
ック基板１２、バーンイン基板７を介してバーンイン装
置で取得することにより、将来不良に到る可能性のある
チップをスクリーニングすることができる。
【０１２６】この際に、ウェーハレベルバーンインカセ
ット内では、被検査ウェーハ４は、真空保持穴２５、真
空保持溝２６、マイクロカプラ２８などからなる真空吸
着機構によって反りやうねりをならすように下蓋６に吸
着した後、機械的加圧でパッキングされており、また上
蓋５に設けられた接点３１と下蓋６に設けられたコネク
タ３２との接続によって面ヒータ２９、温度センサ３０
などからなる温度制御機構が動作し、被検査ウェーハ４
の温度条件を制御することができる。さらに、ウェーハ
レベルバーンイン時の高温条件に対しても、被検査ウェ
ーハ４とシリコンコンタクタ１１は同じように熱膨張
し、またガイド枠２も被検査ウェーハ４に近い熱膨張と
なるので、シリコンコンタクタ１１の各プローブ１７と
被検査ウェーハ４の各チップの各検査用パッドとのアラ
イメント精度も十分に得ることができる。
【０１２７】また、前記のような機械的加圧方式の検査
装置に対して、真空加圧方式の検査装置は、シリコンコ
ンタクタをブロック構成とすることなく、たとえば図６
に示すような構成となっている。すなわち、真空加圧方
式の検査装置は、分割された複数のシリコンコンタクタ
１１ａと、これらのシリコンコンタクタ１１ａを一体化
するガイド枠２ａと、ガイド枠２ａに一体化されたシリ
コンコンタクタ１１ａに電気的に接続される電極突起部
を持ったＦＰＣ多層基板１２ａと、ＦＰＣ多層基板１２
ａ、およびガイド枠２ａに一体化されたシリコンコンタ
クタ１１ａを介し、被検査ウェーハ４を挟んでマイクロ
カプラ２８ａから真空引きにより減圧し、大気圧でパッ
キングするための上蓋５ａおよび下蓋６ａなどから構成
されている。この真空加圧方式では、上蓋５ａと下蓋６
ａの間に真空密閉パッキン２７が介在される。この構成
においても、シリコンコンタクタ１１ａ、ガイド枠２ａ
などは機械的加圧方式と同様の機能を有し、またＦＰＣ
多層基板１２ａはセラミック基板１２と同じような機能
を持っている。
【０１２８】この真空加圧方式の検査装置を用いてウェ
ーハレベルバーンインを行う場合にも、機械的加圧方式
と同様に、ウェーハレベルバーンインカセットの上蓋５
ａと下蓋６ａにより、ガイド枠２ａに一体化されたシリ
コンコンタクタブロック１１ａ、ＦＰＣ多層基板１２
ａ、被検査ウェーハ４をパッキングした状態で、個別に
動く各シリコンコンタクタ１１ａを大気圧により加圧し
て、このシリコンコンタクタ１１ａの各プローブ１７を
被検査ウェーハ４の各チップの各検査用パッドに所定の
圧力で均一に接触させ、テスト制御信号の供給に対する
テスト結果信号を取得することで、将来不良に到る可能
性のあるチップをスクリーニングすることができる。
【０１２９】次に、図７〜図９により、分割コンタクタ
一体型によるウェーハ全面一括コンタクト方式によるウ
ェーハレベルバーンインを詳細に説明する。図７は被検
査ウェーハの各チップを示す概略ブロック図、図８は１
個のシリコンコンタクタを示す説明図、図９はシリコン
コンタクタとチップとの関係を示す説明図である。
【０１３０】被検査ウェーハ４の各チップ４１は、たと
えば図７に示すように、メモリ回路４２の他にウェーハ
レベルバーンイン用ＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ Ｓｅ
ｌｆＴｅｓｔ）回路４３を有し、このＢＩＳＴ回路４３
にはレジスタ回路４４、コントロール回路４５、カウン
タ回路４６、デコーダ回路４７などが設けられている。
このＢＩＳＴ回路４３の検査用パッド４８として、ウェ
ーハレベルバーンイン用クロック信号、テストモードセ
ット用信号、ウェーハレベルバーンインエントリー信
号、入出力信号、電源およびグランドの６ピンが割り当
てられている。この６ピンの検査用パッド４８は、チッ
プ４１の周辺の１辺または２辺（１辺の方が望ましい）
に分離されて、実際には他のパッドを挟んである程度の
間隔をあけて配置されている。
【０１３１】このウェーハレベルバーンイン用ＢＩＳＴ
回路４３は、ウェーハレベルバーンイン用クロック信号
に同期してレジスタ回路４４、コントロール回路４５、
カウンタ回路４６が動作する。ウェーハレベルバーンイ
ン動作は、テストモードセット用信号、ウェーハレベル
バーンインエントリー信号の入力により開始し、入力信
号としてレジスタ回路４４に入力されたテストデータを
用い、コントロール回路４５の制御に基づいて、カウン
タ回路４６によりアドレスをインクリメントしながら、
デコーダ回路４７でテストパターンにデコードしてメモ
リ回路４２のバーンイン検査を行う。このバーンイン検
査の結果、メモリ回路４２の良／不良の判別信号は判定
回路４９を介して出力信号として出力される。また、出
力信号として、カウンタ回路４６のキャリー信号がバー
ンイン動作確認用の信号として出力される。
【０１３２】また、各シリコンコンタクタ１１（１１ａ
を含む）は、たとえば図８に示すように、１個のシリコ
ンコンタクタ１１が被検査ウェーハ４の複数のチップ単
位に相当し、たとえば３６個のチップ４１に対応した２
１６ピンのプローブを有する大きさに形成されている。
すなわち、ウェーハレベルバーンイン用ＢＩＳＴ回路４
３を内蔵することで、チップ数＝９チップ×４列＝３６
個取りで、プローブ数＝６ピン×３６個＝２１６ピン
（６ピン／チップ）を実現している。このシリコンコン
タクタ１１が被検査ウェーハ４のチップ取得数に応じ
て、たとえば２２個で１枚の被検査ウェーハ４に対応で
きるようになっている。
【０１３３】このシリコンコンタクタ１１（１１ａを含
む）とチップ４１との関係は、たとえば図９に示すよう
に、シリコンコンタクタ１１の分割エリア５０がチップ
毎のスクライブエリア５１と位置がずれている。すなわ
ち、シリコンコンタクタ１１の縁とチップ４１の縁とは
位置がずれるようになっており、図９において垂直方向
はチップ４１のほぼ中心線上にシリコンコンタクタ１１
の縁が位置し、水平方向ではチップ４１の検査用パッド
４８と縁との間にシリコンコンタクタ１１の縁が位置す
るような設計となっている。
【０１３４】以上のようなシリコンコンタクタ１１（１
１ａを含む）とチップ４１との関係において、１枚のシ
リコンコンタクタ１１の各プローブ１７を複数単位の各
チップ４１の検査用パッド４８に電気的に接触させ、各
チップ４１に対してウェーハレベルバーンイン用クロッ
ク信号、テストモードセット用信号、ウェーハレベルバ
ーンインエントリー信号、テストデータなどをテスト制
御信号として供給し、良／不良の判別信号をテスト結果
信号として取得することにより、各チップ毎に将来不良
に到る可能性があるか否かを判定することができる。
【０１３５】従って、本実施の形態によれば、以上のよ
うなウェーハレベルバーンインを行う検査装置の構成、
分割コンタクタ一体型によるウェーハ全面一括コンタク
ト方式を採用することにより、以下のような効果を得る
ことができる。
【０１３６】（１）１枚の被検査ウェーハ４に対して複
数に分割されたシリコンコンタクタ１１（１１ａ）の製
造歩留まりは、一体物コンタクタに比べて格段に向上で
きる。すなわち、ウェーハ全面一括コンタクト方式には
電気的なプローブとパッドが必要であり、ウェーハ全面
にコンタクトする一体物を製作することは難しく、歩留
まりは悪く、製造コストは高くなる。それを分割して小
さくすれば、その分製作し易くなり、歩留まりは上が
り、製造コストは低くなる。
【０１３７】（２）一体物コンタクタは、配線の引き出
しを考慮すると被検査ウェーハ４以上の大きさにならざ
るをえず、被検査ウェーハ４の大口径化に伴い、製造設
備を大型にしていく必要がある。それに対して分割され
たシリコンコンタクタ１１（１１ａ）は、被検査ウェー
ハ４の大きさに左右されないため、コンタクタの製造コ
ストを低減できる。すなわち、被検査ウェーハ４は、た
とえば８インチから１２インチに大きくなる傾向にあ
り、その際、１２インチ用のウェーハ全面一括コンタク
ト方式は、一体物の場合は新たな設備を含めた技術開発
が必要になるが、分割コンタクト方式では８インチ以下
の古い設備を利用できる。
【０１３８】（３）ウェーハ全面一括コンタクタとして
シリコンコンタクタ１１（１１ａ）を使用する場合に
は、シリコンコンタクタ１１（１１ａ）の製造設備とし
てＬＳＩの最先端の設備を使用することは考えられず、
またシリコンコンタクタ１１（１１ａ）の加工精度は旧
設備で十分であるため、本実施の形態の分割コンタクタ
一体型方式は必須となる。すなわち、シリコンコンタク
タ１１（１１ａ）は、たとえば±２〜±５μｍ程度の加
工精度で良く、ＬＳＩ製造のような微細加工精度は必要
とされないが、被検査ウェーハ４に合わせた一体物のウ
ェーハ全面一括コンタクタを製作する場合は、同様な拡
散やエッチングなどの前工程設備が必要になってしま
う。それを分割コンタクタ一体型方式にすることにより
解決できる。また、ＬＳＩ製造工程で古くなった設備を
シリコンコンタクタ１１（１１ａ）の製造設備として活
用可能になるため、製造コストが低減できる。
【０１３９】（４）分割されたシリコンコンタクタ１１
（１１ａ）は個別にリペア可能となるため、製造コスト
やメンテナンス費用を低減できる。すなわち、分割コン
タクト方式はリペアが可能となるため、製造工程でのバ
ーンインカセットの不良再生も可能となり、また量産ラ
インで使用中の故障修理も分割されたコンタクタ単位に
可能となる。
【０１４０】（５）分割されたシリコンコンタクタ１１
（１１ａ）にすることにより、被検査ウェーハ４の反り
やうねりに倣わせ易くなる。すなわち、分割されたシリ
コンコンタクタ１１（１１ａ）は一体化した際、個別に
動くことが可能であり、被検査ウェーハ４の反りやうね
りに対して独立して倣わせることができる。
【０１４１】（６）分割されたシリコンコンタクタ１１
（１１ａ）によるウェーハ全面一括コンタクタをウェー
ハレベルバーンイン用として使用する場合には、高温時
の熱膨張に対して、シリコンコンタクタ１１（１１ａ）
が最適である。すなわち、バーンイン時の温度条件に対
しても、被検査ウェーハ４とシリコンコンタクタ１１
（１１ａ）は同じように熱膨張するので、ウェーハ全面
へのプローブのアライメント精度が十分に得られる。さ
らに、ガイド枠２も被検査ウェーハ４に近い熱膨張とな
るので、位置合わせ精度の許容範囲内に抑えることがで
きる。
【０１４２】（７）分割されたシリコンコンタクタ１１
（１１ａ）用のガイド枠２は、被検査ウェーハ４のスク
ライブエリア５１の縮小化傾向に関係なく、大きく取れ
る。すなわち、分割コンタクト方式は一体化するための
ガイド枠２が必要になるが、ガイド枠２の寸法がスクラ
イブエリア５１の寸法に制約されずに広く取れる。ま
た、被検査ウェーハ４のチップ取得数向上のため、スク
ライブエリア５１は小さくなる傾向にあるが、問題なく
対応できる。さらに、分割されたシリコンコンタクタ１
１（１１ａ）の大きさや切り出し精度は、スクライブエ
リア５１に制約されずに設計自由度が大きく取れる。
【０１４３】（８）被検査ウェーハ４の各チップ４１に
は、ウェーハレベルバーンイン用のＢＩＳＴ回路４３を
設けているので、検査用パッド４８の数を減らしたり、
検査用パッド４８の配置を最適化することができる。す
なわち、各チップ４１の内部でテストパターンを発生す
るので、外部からの入出力パッド数を最小限に抑えるこ
とができ、この結果、シリコンコンタクタ１１（１１
ａ）のプローブ１７も最小限の数となる。
【０１４４】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【０１４５】たとえば、前記実施の形態においては、分
割コンタクタ一体型によるウェーハ全面一括コンタクト
方式としてシリコンコンタクタを使用する場合を説明し
たが、用途に応じてシリコンコンタクタの代わりに、シ
リコンメンブレンシートなどを使用することも可能であ
る。さらに、シリコンコンタクタのプローブを被検査ウ
ェーハに所定の圧力で接触させる場合には、真空に限ら
ず、減圧状態で加圧してシリコンコンタクタのプローブ
を被検査ウェーハに接触させることも可能である。
【０１４６】また、ウェーハレベルバーンインのカセッ
ト構造についても、前述した例に限定されるものではな
く、少なくとも１枚の被検査ウェーハに対して複数に分
割されているシリコンコンタクタを有する構造であれば
よい。さらに、１枚の被検査ウェーハに対するシリコン
コンタクタの分割数や、１個のシリコンコンタクタで対
応できるチップ数などは、種々変更可能であることはい
うまでもない。
【０１４７】以上の説明では、主として本発明者によっ
てなされた発明をその属する技術分野であるＳＲＡＭの
ウェーハレベルバーンインに適用した場合について説明
したが、これに限定されるものではなく、たとえばＤＲ
ＡＭ、フラッシュメモリなどのメモリＬＳＩや、ロジッ
クＬＳＩなどに適用することも可能であり、さらにウェ
ーハ出荷品、ＭＣＰ製品などの半導体製品を始め、ウェ
ーハレベルバーンイン全般に広く応用することができ
る。
【０１４８】さらに、本発明は、ウェーハレベルバーン
インに適用されるだけでなく、一般のバーンイン検査や
プローブ検査まで適用可能であり、この場合にもウェー
ハレベルバーンインに適用した場合と同様の効果を得る
ことができる。
【０１４９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１５０】すなわち、本発明の半導体集積回路装置の
検査装置および製造方法によれば、バーンイン検査やプ
ローブ検査に適用可能であり、特にウェーハレベルバー
ンインにおいて、分割コンタクタ一体型方式を採用し、
この分割されたコンタクタをウェーハ全面に均一にコン
タクトさせるとともに、分割したコンタクタ毎のリペア
を可能とし、また分割したコンタクタの歩留まりが向上
することによって製造コストを低減し、低コスト化を図
ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体集積回路装置の
製造方法を示すフロー図である。
【図２】本発明の一実施の形態のウェーハレベルバーン
インを行う検査装置において、機械的加圧方式のウェー
ハレベルバーンインカセットを示す構成図である。
【図３】本発明の一実施の形態のウェーハレベルバーン
インを行う検査装置において、シリコンコンタクタブロ
ックを示す構成図である。
【図４】（ａ），（ｂ），（ｃ）は本発明の一実施の形
態のウェーハレベルバーンインを行う検査装置におい
て、シリコンコンタクタの要部を示す平面図および拡大
断面図である。
【図５】本発明の一実施の形態のウェーハレベルバーン
インを行う検査装置において、ウェーハレベルバーンイ
ンカセットの要部を示す断面図である。
【図６】本発明の一実施の形態のウェーハレベルバーン
インを行う検査装置において、真空加圧方式のウェーハ
レベルバーンインカセットを示す構成図である。
【図７】本発明の一実施の形態のウェーハレベルバーン
インにおいて、被検査ウェーハの各チップを示す概略ブ
ロック図である。
【図８】本発明の一実施の形態のウェーハレベルバーン
インにおいて、１個のシリコンコンタクタを示す説明図
である。
【図９】本発明の一実施の形態のウェーハレベルバーン
インにおいて、シリコンコンタクタとチップとの関係を
示す説明図である。
【符号の説明】
１ シリコンコンタクタブロック ２，２ａ ガイド枠 ３ エラストマ ４ 被検査ウェーハ ５，５ａ 上蓋 ６，６ａ 下蓋 ７ バーンイン基板 １１，１１ａ シリコンコンタクタ １２ セラミック基板 １２ａ ＦＰＣ多層基板 １３ ＡＣＦ １４ コネクタ １５ カバー １６ ＦＰＣケーブル １７ プローブ １８ 梁 １９ チップ抵抗 ２０ チップコンデンサ ２１ 通し穴 ２２ ねじ穴 ２３ 吊りねじ ２４ 固定ねじ ２５ 真空保持穴 ２６ 真空保持溝 ２７ 真空密閉パッキン ２８，２８ａ マイクロカプラ ２９ 面ヒータ ３０ 温度センサ ３１ 接点 ３２ コネクタ ３３，３３ａ 配線パターン ３４ スルーホール ３５，３５ａ 配線パターン ３６ パッド ３７ 絶縁膜 ４１ チップ ４２ メモリ回路 ４３ ウェーハレベルバーンイン用ＢＩＳＴ回路 ４４ レジスタ回路 ４５ コントロール回路 ４６ カウンタ回路 ４７ デコーダ回路 ４８ 検査用パッド ４９ 判定回路 ５０ 分割エリア ５１ スクライブエリア
フロントページの続き (72)発明者 長谷部 昭男 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 和田 雄二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 河野 竜治 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 清藤 彰 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 本山 康博 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2G011 AA09 AB06 AC21 AE03 AF07 2G032 AA00 AB02 AF02 AL00 AL03 4M106 AA01 AA08 AB07 AC07 BA01 BA14 CA01 CA27 CA56 CA60 DD04 DD06 DD09 DD10 DH02 DH44 DH46 DJ17 DJ32 DJ38

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 以下の構成を含む半導体集積回路装置の
    検査装置： （ａ）複数の半導体集積回路装置が形成されたウェーハ
    の第１の主面上に設けられた複数の端子部に、接触して
    電気的試験を行うための複数のテスト針部； （ｂ）前記複数のテスト針部に接続された単層または複
    数層の第１の配線層； （ｃ）前記複数のテスト針部の各先端が、第１の主面側
    に向けて突出するように前記複数のテスト針部を保持す
    るとともに、前記第１の配線層をそれぞれが含む複数の
    配線・針複合板。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の検
    査装置において、 前記複数の配線・針複合板の各は、前記ウェーハの前記
    第１の主面上に形成された複数のチップ領域を測定でき
    るように前記テスト針部が配置されていることを特徴と
    する半導体集積回路装置の検査装置。
  3. 【請求項３】 請求項２記載の半導体集積回路装置の検
    査装置において、 前記ウェーハの前記第１の主面上に形成された複数のチ
    ップ領域の内の第１のチップ領域の複数の端子が、前記
    複数の配線・針複合板の内の第１および第２の配線・針
    複合板の両方のテスト針と接触して測定できるように前
    記テスト針部が配置されていることを特徴とする半導体
    集積回路装置の検査装置。
  4. 【請求項４】 請求項３記載の半導体集積回路装置の検
    査装置において、 前記複数の配線・針複合板の数は４またはそれ以上であ
    ることを特徴とする半導体集積回路装置の検査装置。
  5. 【請求項５】 請求項３記載の半導体集積回路装置の検
    査装置において、 前記複数の配線・針複合板の数は９またはそれ以上であ
    ることを特徴とする半導体集積回路装置の検査装置。
  6. 【請求項６】 請求項５記載の半導体集積回路装置の検
    査装置において、 前記複数の配線・針複合板の各が担当する被測定チップ
    領域の数は９またはそれ以上であることを特徴とする半
    導体集積回路装置の検査装置。
  7. 【請求項７】 請求項５記載の半導体集積回路装置の検
    査装置において、 前記複数の配線・針複合板の各が担当する被測定チップ
    領域の数は１６またはそれ以上であることを特徴とする
    半導体集積回路装置の検査装置。
  8. 【請求項８】 請求項７記載の半導体集積回路装置の検
    査装置において、 前記複数の配線・針複合板は、シリコンを主要な成分と
    する板状部材を主要な構成要素としていることを特徴と
    する半導体集積回路装置の検査装置。
  9. 【請求項９】 請求項８記載の半導体集積回路装置の検
    査装置において、 前記ウェーハは、シリコンを主要な成分とする板状部材
    を主要な構成要素としていることを特徴とする半導体集
    積回路装置の検査装置。
  10. 【請求項１０】 請求項９記載の半導体集積回路装置の
    検査装置において、 前記電気的試験は、バーンインテストであることを特徴
    とする半導体集積回路装置の検査装置。
  11. 【請求項１１】 以下の工程を含む半導体集積回路装置
    の製造方法： （ａ）複数の半導体集積回路装置が形成されたウェーハ
    の第１の主面上に設けられた複数の端子部に、接触して
    電気的試験を行うための複数のテスト針部、前記複数の
    テスト針部に接続された単層または複数層の第１の配線
    層、前記複数のテスト針部の各先端が、第１の主面側に
    向けて突出するように前記複数のテスト針部を保持する
    とともに、前記第１の配線層をそれぞれが含む複数の配
    線・針複合板を用意する工程； （ｂ）前記複数の配線・針複合板の各の前記複数のテス
    ト針部を、前記ウェーハの前記第１の主面上に形成され
    た複数のチップ領域の前記複数の端子部に接触して前記
    複数のチップ領域の電気的試験を行う工程。
  12. 【請求項１２】 請求項１１記載の半導体集積回路装置
    の製造方法において、 前記電気的試験は、バーンインテストであることを特徴
    とする半導体集積回路装置の製造方法。
  13. 【請求項１３】 以下の工程を含む半導体集積回路装置
    の製造方法： （ａ）複数の半導体集積回路装置が形成されたウェーハ
    の第１の主面上に設けられた複数の端子部に、接触して
    電気的試験を行うための複数のテスト針部、前記複数の
    テスト針部に接続された単層または複数層の第１の配線
    層、前記複数のテスト針部の各先端が、第１の主面側に
    向けて突出するように前記複数のテスト針部を保持する
    とともに、前記第１の配線層をそれぞれが含む複数の配
    線・針複合板を用意する工程； （ｂ）前記ウェーハの前記第１の主面上に形成された複
    数のチップ領域の内の第１のチップ領域の複数の端子
    に、前記複数の配線・針複合板の内の第１および第２の
    配線・針複合板の両方の前記複数のテスト針部のテスト
    針を接触して電気的試験を行う工程。
  14. 【請求項１４】 請求項１３記載の半導体集積回路装置
    の製造方法において、 前記電気的試験は、バーンインテストであることを特徴
    とする半導体集積回路装置の製造方法。
  15. 【請求項１５】 以下の工程を含む半導体集積回路装置
    の製造方法： （ａ）複数の半導体集積回路装置が形成されたウェーハ
    の第１の主面上に設けられた複数の端子部に、接触して
    電気的試験を行うための複数のテスト針部、前記複数の
    テスト針部に接続された単層または複数層の第１の配線
    層、前記複数のテスト針部の各先端が、第１の主面側に
    向けて突出するように前記複数のテスト針部を保持する
    とともに、前記第１の配線層をそれぞれが含む複数の配
    線・針複合板を用意する工程； （ｂ）前記複数の配線・針複合板の各の前記複数のテス
    ト針部を、前記ウェーハの前記第１の主面上に形成され
    たＢＩＳＴ回路を有する複数のチップ領域の前記複数の
    端子部に接触して前記複数のチップ領域の電気的試験を
    行う工程。
  16. 【請求項１６】 請求項１５記載の半導体集積回路装置
    の製造方法において、 前記電気的試験は、バーンインテストであることを特徴
    とする半導体集積回路装置の製造方法。
  17. 【請求項１７】 以下の工程を含む半導体集積回路装置
    の製造方法： （ａ）複数の半導体集積回路装置が形成されたウェーハ
    の第１の主面上に設けられた複数の端子部に、接触して
    電気的試験を行うための複数のテスト針部、前記複数の
    テスト針部に接続された単層または複数層の第１の配線
    層、前記複数のテスト針部の各先端が、第１の主面側に
    向けて突出するように前記複数のテスト針部を保持する
    とともに、前記第１の配線層をそれぞれが含む複数の配
    線・針複合板を用意する工程； （ｂ）前記複数の配線・針複合板の各の前記複数のテス
    ト針部を真空または減圧により加圧して、前記ウェーハ
    の前記第１の主面上に形成された複数のチップ領域の前
    記複数の端子部に接触して前記複数のチップ領域の電気
    的試験を行う工程。
  18. 【請求項１８】 請求項１７記載の半導体集積回路装置
    の製造方法において、 前記電気的試験は、バーンインテストであることを特徴
    とする半導体集積回路装置の製造方法。
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