JP2001091544A - 半導体検査装置の製造方法 - Google Patents

半導体検査装置の製造方法

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JP2001091544A
JP2001091544A JP27180599A JP27180599A JP2001091544A JP 2001091544 A JP2001091544 A JP 2001091544A JP 27180599 A JP27180599 A JP 27180599A JP 27180599 A JP27180599 A JP 27180599A JP 2001091544 A JP2001091544 A JP 2001091544A
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etching
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竜治 河野
Hideo Miura
英生 三浦
Kiju Endo
喜重 遠藤
Masatoshi Kanamaru
昌敏 金丸
Atsushi Hosogane
敦 細金
Hideyuki Aoki
英之 青木
Naoto Ban
直人 伴
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Abstract

(57)【要約】 【課題】従来の半導体検査装置のプローブでは、プロー
ブの精度上の問題等から複数のプローブで一括して複数
の半導体装置を検査することが困難であった。 【解決手段】シリコン基板の表面に被膜を形成し、フォ
トリソグラフィ（ＦＲ）によるパターニング後にエッチ
ングにより角錐状あるいは円錐状の複数のプローブを形
成する工程と、被膜を除去後、再びシリコン基板の表面
に被膜を形成し、ＦＲによるパターニング後にエッチン
グにより梁あるいはダイアフラムを前記プローブ毎に形
成する工程と、被膜を除去後、再びシリコン基板の表面
に被膜を形成し、ＦＲによるパターニング後にエッチン
グにより貫通孔を形成する工程と、被膜を除去後、再び
シリコン基板の表面に絶縁被膜を形成し、前記絶縁皮膜
の表面に金属被膜を形成し、ＦＲによるパターニング後
にエッチングにより配線を形成する工程を備えた半導体
検査装置の製造方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はウエハ上に形成され
た半導体素子あるいは半導体デバイスの検査方法に係
り、特にプロービング検査およびバーンイン検査など半
導体製造工程における電気的特性測定用の検査装置に関
する。
【０００２】
【従来の技術】ＩＣ（集積回路）やＬＳＩ（大規模集積
回路）などの半導体素子では、シリコンウエハ表面に回
路を形成するまでの前工程と、このシリコンウエハを個
別のチップに切り離して樹脂やセラミック等で封止する
までの後工程とに大別される。これらの半導体装置で
は、前工程中の所定の段階において各回路の電気的特性
検査が行われ、チップ単位で良品、不良品の判定が行わ
れる。上記の電気的特性検査は各回路間の導通の良否を
判別するプロービング検査と、１５０℃程度の高温中で
熱的、電気的ストレスを回路に付与して不良を加速選別
するバーンイン検査とに分別できる。
【０００３】プロービング検査、バーンイン検査共、被
検ウエハと外部の検査システムとの基本的な接続手段は
略同じである。すなわち、被検ウエハ上に数十ないし数
百μｍピッチでパターニングされた、数十ないし数百μ
ｍ角、厚さ１μｍ程度の個々のアルミニウム合金あるい
はその他の合金の電極パッドに対して、個々に導電性の
微細なプローブを機械的に押圧する方法が採用されてい
る。
【０００４】従来、用いられていたプローブの構造を図
１３および図１４に示す。
【０００５】図１３では個々のプローブ１４１は主にタ
ングステン製で先端径数十μｍ、長さ数十ｍｍの細針で
あり、先端位置が被検ウエハの各電極パッドに対応する
よう基板１４２および絶縁治具１４３に固定あるいは成
形されている。
【０００６】図１４では個々のプローブ１５１は主にめ
っきの積み上げにより成形された半球状の金属突起ある
いはシリコン基板の異方性エッチング穴をめっき型とし
て形成した角錐状の金属突起などであり、ポリイミドな
どの有機薄膜１５２の表面にこの集合体が形成されてい
る。
【０００７】また、後述する上記二例の問題点を解決す
る手段として、特開平６-１２３７４６号公報、特開平
７-７０５２号公報、及び特開平８−５０１４６号公
報、特開平９-２４３６６３号公報が公開されている。
【０００８】特開平６-１２３７４６号公報では弾性変
形可能なカードに切り込みを入れて個別に弾性変形可能
な複数のプローブニードルを均一に形成し、この複数の
プローブニードルのそれぞれの先端部に半導体素子の電
極に接触可能な複数の接触子を設けている。
【０００９】また、特開平７-７０５２号公報では単結
晶シリコン、酸化シリコン、窒化シリコン、ポリシリコ
ン、あるいは金属層の少なくとも一層からなる片持ち梁
構造とし、その表面に導通用の金属皮膜を形成した、さ
らに，この片持ち梁構造体を導通配線パターンを形成し
た絶縁基板で保持して電気特性測定用プローブとしてい
る。
【００１０】一方、特開平９-２４３６６３号公報では
シリコン基板をダイアフラム状に加工し、コンタクト面
に複数のコンタクトプローブを形成した構造のダイアフ
ラム部に、エラストマを充填して電気特性を測定するた
めのプローブを形成している。
【００１１】
【発明が解決しようとする課題】上記、従来技術で述べ
たような半導体装置の検査方法では、以下に示すような
問題点があった。
【００１２】図１３に示したプローブ構造では、個々の
プローブを高精度に位置決め・固定することに多大な時
間を必要とし、プローブ構造体を安価に量産することが
困難であった。また、個々のプローブを位置決め・固定
するための領域を多く必要としたため、基板内により多
くのプローブを配置することが困難であり、一回に検査
できる電極パッド数あるいはチップ数が限られていた。
さらに、個々のプローブ長が数十ｍｍ程度と大きいた
め、各プローブ内の規制容量が大きく、１００ＭＨｚ程
度以上の高速デバイスの検査が実質不可能であった。
【００１３】また、個々のプローブ先端の曲率半径が大
きく、被検ウエハの電極パッド表面に形成された絶縁性
の自然酸化膜を破壊するために、大きな押圧荷重および
電極パッド表面をスクライブ（けがき）する動作を必要
とするため、プローブ先端の摩耗を早め、プローブの寿
命（耐用検査回数）が短かったばかりか、スクライブに
より発生する電極パッドの塵埃が、半導体装置製造にお
ける環境を汚染する問題があった。
【００１４】また、図１４に示したプローブ構造では、
ポリイミドなどの有機薄膜表面に被検ウエハの電極パッ
ドに対応して微細なピッチでプローブが配置されるた
め、被検ウエハの反りやプローブの高さのばらつきによ
り生じるプローブと対応する電極パッドとの距離のばら
つきを独立に吸収することが困難であった。また、被検
ウエハと大きく線膨張係数の異なるポリイミドなどの有
機薄膜を基材としているため、１５０℃程度の高温中で
行われるバーンイン検査では、被検ウエハとの間に大き
な熱膨張差が生じ、中心から離れた位置にあるプローブ
では電極パッドとプローブとの位置ずれが生じる場合が
あった。
【００１５】また、特開平６-１２３７４６号公報で
は、カードが合成樹脂あるいは金属で構成されるため、
被検ウエハの電極パッド位置に対応した微細なピッチで
のプローブ配置、すなわち個々に弾性変形が可能な複数
のプローブニードルの形成が困難であった。
【００１６】特開平７-７０５２号公報ではシリコン系
基材で形成した個々の片持ち梁プローブを、改めてそれ
とは別の絶縁基板表面に接合するために製造歩留まりが
低下し、さらに個々のプローブの高さが不均一という問
題があった。
【００１７】特開平９-２４３６６３号公報では、エラ
ストマ（弾性材）を利用して、被検ウエハの歪みに沿っ
てシリコン基板内に形成したダイアフラム部が変形する
と記載されているが、この方式ではダイアフラムの厚み
のばらつきが考慮されておらず、うねりや厚みのばらつ
きを持ったダイアフラムを変形させた場合、コンタクト
プローブの高さの制御ができない。そのため、被検ウエ
ハの電気的特性測定用パッドの深さ方向を制御できない
ため、押圧力が不足する場合は被検ウエハの電気的特性
測定用パッド部に接触しない部分が出てくる。また、押
圧力をかけ過ぎた場合は被検ウエハの電気的特性測定用
パッド部に深くめり込み、被検ウエハを破壊する問題が
あった。
【００１８】また、上記のいずれのプローブ構造共、プ
ローブの先端と外部の検査システムとの電気的接続のた
めの配線が、基板中のプローブ形成面と同一表面に形成
されるため、すべての外部接続端子を基材の外周近傍に
集中して形成せざるを得ず、同外部接続端子の形成可能
領域が限定され、多くのプローブを外部と電気的に接続
することが困難であり、例えば被検ウエハの全電極パッ
ドを一括して検査するというような大領域同時検査が困
難であった。
【００１９】本発明の目的は、これまで述べた多くの問
題点を解決し、半導体装置の電気的特性検査において、
例えば被検ウエハの全電極パッドを一括検査するという
ような大領域同時検査を可能とし、それによって製造歩
留まりを向上させ、製造コストを低減し、安価で高信頼
性を有する半導体装置を得ることにある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、半導体素子と検査装置を直接接触させて、電気的に
接続しながら半導体素子を検査する方法において、プロ
ーブが形成された基板にプローブが押圧力によって変化
することができる梁構造あるいはダイアフラム構造が形
成され、検査用半導体素子の電極パッドが形成された被
検ウエハを押圧または固定する機構あるいは前記基板の
プローブまたはプローブ周辺部を押圧する機構を設ける
ことにより達成できる。また、上記プローブが形成され
た基板にシリコンを用い、プローブをシリコンまたは金
属あるいはそれらの複合材から構成し、絶縁物を介して
導電性材料を用いた配線によって、プローブ形成基板の
裏面側まで配線されている構造を用いると良い。また、
該プローブの先端部に平面部を有することにより、プロ
ーブ高さを均一にしかも高精度に形成することが可能で
ある。
【００２１】プローブは個々に独立した両持ち梁に形成
された構造が好ましく、プローブを中心面内に形成し、
その周囲を卍型形状に梁を形成した構造を用いても良
い。これらの梁を含めた構造体の加工には異方性エッチ
ングあるいはドライエッチングを用いる。上記ドライエ
ッチングにはＩＣＰ−ＲＩＥ（Ｉｎｄｕｃｔｉｖｅｌｙ
Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ−Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）装置を用いることにより、梁と梁
の間隔を狭く形成することが可能で、デバイスの狭ピッ
チ化にも対応することができる。
【００２２】配線は検査ウエハに異方性エッチングある
いはドライエッチングを用いて、該基板を貫通させ、ス
パッタ、蒸着あるいはめっきを用いて該基板のプローブ
形成面とその裏面とを電気的に配線する方法を用いる。
また、検査ウエハの貫通孔はドライエッチングを用いて
形成する方式が良い。さらに、上記の構造および方法を
用いて検査した半導体素子あるいは電子部品は非常に安
価で提供することができる。
【００２３】
【発明の実施の形態】以下、図面を用いて本発明の実施
例を説明する。図１は本発明による半導体検査装置の検
査ウエハの構造の一実施例を示す断面図である。
【００２４】検査ウエハ１１は、両持ち梁又はダイアフ
ラム１２（以後はダイアフラムで説明する）と、プロー
ブ１３と、貫通孔１４とで構成されている。ダイアフラ
ム１２部には、プローブ１３が形成されており、プロー
ブ１３は検査ウエハ１１の底面より数μmから数十μm突
き出している。貫通孔１４はプローブ１３と同数個形成
されており、検査ウエハ１１の全面は酸化シリコン膜１
５で被覆されている。プローブ１３と配線１６は、酸化
シリコン膜１５の上に形成してある。配線１６は、個々
のプローブ１３からそれぞれの貫通孔１４を経て検査ウ
エハ１１の反対側面に形成した二次側電極パッド１７ま
で形成されている。
【００２５】図２は本発明による半導体検査装置の構造
の一実施例を示す断面図である。
【００２６】被検ウエハ２１は、図示していない、ＸＹ
Ｚθ方向に移動が可能なウエハ固定ステージ２２に真空
吸着されている。ウエハ固定ステージ２２は、図１で説
明した検査ウエハ１１に形成されたプローブ１３と、被
検ウエハ２１に形成された一次側電極パッド２３とを高
精度に位置合わせして接続することができる。
【００２７】押圧機構支持基板２４には、検査ウエハ１
１に形成された二次側電極パッド１７と外部端子とを電
気的に接続するため、弾性構造の一般にポゴピン２５と
呼ばれる接続端子と内部配線２６とが形成されている。
押圧機構支持基板２４と検査ウエハ１１とは、ポゴピン
２５と二次側電極パッド２３とを位置合わせして接続し
た後に固定される。次に、押圧機構支持基板２４に固定
された検査ウエハ１１を、ウエハ固定ステージ２２に吸
着した被検ウエハ２１に押し当てる。
【００２８】これにより、一次側電極パッド２３とプロ
ーブ１３が接触し、ダイアフラム１２が変形し、一定の
荷重がプローブ１３と一次側電極パッド２３間にかか
り、全プローブにおいて均一な電気的特性検査が可能に
なる。なお、ここではウエハ固定ステージ２２にＸＹＺ
θ方向の移動機構を備えている構成で説明したが、移動
機構を押圧機構支持基板２４あるいはウエハ固定ステー
ジ２２と押圧機構支持基板２４の両方に付加しても良
い。
【００２９】上記の説明では、ポゴピン２５を用いて検
査ウエハ１１に形成された二次側電極パッド１７と外部
電極を接続したが、ポゴピン２５の代用としてはんだバ
ンプを用いた構造としても良い。
【００３０】図３は図２で説明した半導体検査装置にさ
らに押圧機構を付加した構造の断面図である。
【００３１】ポゴピン２５又ははんだバンプだけで、ダ
イアフラム１２に十分な押圧力が付加されない場合、ダ
イアフラム１２さらにその他の部位を押圧するためにエ
ラストマ４１、４２を設ける。ただし、エラストマ４
１、４２以外の弾性構造体を設けても良い。なお、図
２、図３では、検査ウエハ１１の全面を被覆する酸化シ
リコン膜１５を省略してある。
【００３２】図４は本発明の検査ウエハの加工工程を示
す断面図である。
【００３３】（ａ）基板となるシリコンウエハ１１は直
径８インチ、厚さ６００μｍとし、被検ウエハ２１と同
形状のものを使用する方が良い。これにより、製造コス
トの低減や検査装置の省スペース化を図ることができ
る。例えば、被検ウエハ２１が直径８インチの場合は、
検査ウエハ１１も直径８インチが良い。
【００３４】（ｂ）シリコンウエハ１１の表面に厚さ
０．７μｍの酸化シリコン膜１５を形成する。その後、
フォトリソグラフィ工程によりシリコンエッチング用の
パターンを形成する。すなわち、酸化シリコン膜１５の
表面にフォトレジストを塗布し、パターンを描いたフォ
トマスクを用いて露光、現像、エッチングすることによ
り、酸化シリコン膜１５を部分的に除去し、開口部分を
有するパターンを形成する。次に８０℃の３５％水酸化
カリウム水溶液で異方性エッチングを行い、酸化シリコ
ンパターンの開口部からシリコンウエハ１１を侵食させ
て高さ５０μｍのプローブ１３を形成する。
【００３５】ここで、シリコンウエハ１１をエッチング
するためのパターンに酸化シリコン膜１５を用いたが、
代わりに窒化シリコン膜を用いても良い。また、シリコ
ンウエハ１１のエッチング液に水酸化カリウム水溶液を
用いたが、それ以外の異方性エッチング液、例えばテト
ラメチルアンモニウムハイドロオキサイド、エチレンジ
アミンピロカテコール、ヒドラジン等を用いても良い。
【００３６】（ｃ）酸化シリコン膜パターンを除去し、
再度シリコンウエハ１１の全面に酸化シリコン膜１５を
１μｍ形成する。（ｂ）と同様にフォトリソグラフィ工
程によりシリコンエッチング用のパターンを形成し、異
方性エッチングにより厚さ１００μｍ、長さ２ｍｍのダ
イアフラム１２を形成する。
【００３７】（ｄ）酸化シリコン膜パターンを除去し、
シリコンウエハ１１の全面に酸化シリコン膜１５を形成
する。フォトリソグラフィ工程によりシリコンエッチン
グ用のパターンを形成し、ＲＩＥ（Ｒｅａｃｒｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）装置により貫通孔１４を形成
する。この時の貫通孔１４は直径１００μｍである。た
だし、貫通孔の大きさは個々の半導体チップの大きさの
中に電極パッド数分が形成できればこれ以外の大きさで
も良い。
【００３８】（ｅ）酸化シリコン膜パターンを除去し、
シリコンウエハ１１の全面に酸化シリコン膜１５を０．
５μｍ形成する。この酸化シリコン膜１５はプローブ１
３と二次側電極パッド１７とをつなぐ配線１６を流れる
電流の検査ウエハ内部への漏電を防止するものであるた
め、これ以外の厚さで形成しても良い。また、酸化シリ
コン膜ではなく、１５０℃以上で溶融しなければその他
の絶縁膜を形成しても良い。
【００３９】（ｆ）フォトリソグラフィ工程により酸化
シリコン膜１５の表面にフォトレジストパターンを形成
後、シリコンウエハ１１の全面にスパッタリング装置を
用いて、まずクロム膜を０．１μｍ形成し、続いてニッ
ケル膜を１μｍ形成する。その後、リフトオフ法を用い
てフォトレジストとフォトレジスト上のクロム膜とニッ
ケル膜を除去し、配線１６および二次側電極パッド１７
を形成する。
【００４０】配線１６および二次側電極パッド１７の成
膜装置はスパッタリング装置に限らず、蒸着装置やＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）装置を用いても良い。また、配線１６および二次側
電極パッド１７の形成方法はリフトオフ法に限らず、検
査ウエハ１１の全面に絶縁膜を形成し、さらに全面に配
線用の薄膜を形成後、フォトリソグラフィ工程でエッチ
ングにより形成しても良い。なお、この時のエッチング
はエッチング液を用いたウェットエッチングでも、イオ
ンミリング装置などを用いたドライエッチングでもどち
らでも良い。さらに、配線材料は１５０℃以上で溶融せ
ず、導電性があり、薄膜形成可能な材料、例えば金、
銅、白金、チタン、コバルト、モリブデン、タングステ
ンなどでも良い。
【００４１】図５は本発明によるプローブの形状を示す
側面図および平面図である。
【００４２】（ａ）は異方性ウェットエッチングにおい
てダイアフラム１２に形成されたプローブ１３である。
異方性ウェットエッチングは、アルカリ系エッチング液
においてシリコンの結晶面の違いによってエッチング速
度が異なることを利用した加工方法である。このため、
（１００）面のシリコンウエハの場合、（１００）面と
（１１１）面で囲まれた角錐状のプローブ１３が形成さ
れる。
【００４３】（ｂ）は（ａ）よりさらにエッチングが進
行した状態のプローブを示したものである。（１００）
面と（１００）面及び（１００）面と（１１１）面が互
いに交叉する稜には（１００）面および（１１１）面以
外にも多くの結晶面が現れている。このため、（１１
０）面や（３１１）面などの（１００）面や（１１１）
面よりエッチレートの速い結晶面が現れるような形状に
なる。
【００４４】（ｃ）はＲＩＥ装置などのドライエッチン
グにより円柱状に突起を形成した後、ダイアフラム１２
の表面および円柱の先端部に酸化シリコンなどのマスク
パターンを形成し、シリコンウエハを傾斜させてさらに
イオンミリング装置などでドライエッチングを行い円錐
状に形成したプローブである。このとき、傾斜させたシ
リコンウエハは自転および公転させながらドライエッチ
ングを行った方が良い。
【００４５】（ｄ）はＲＩＥ装置などのドライエッチン
グにより先端部と同じ径の円柱状に形成したプローブで
ある。（ｅ）および（ｆ）は異方性ウェットエッチング
とドライエッチングとの複合エッチングによるプローブ
である。（ｅ）は（ａ）と（ｄ）の組み合わせ、（ｆ）
は（ｃ）と（ｄ）の組み合わせである。このように、プ
ローブ１３の形状に特に制限はないが、プローブ１３の
高さが決まっているとき（ａ）から（ｃ）の方法ではプ
ローブ１３の先端部面積と比較してダイアフラム１２に
接するプローブ１３の面積が大きいため、プローブ間ピ
ッチをあまり狭くできない。
【００４６】プローブ間ピッチが狭い場合は（ｄ）から
（ｆ）のような形状が良いが、強度的には（ａ）から
（ｃ）の形状より劣る。従って、プローブ１３の形状は
一次側電極パッドのピッチ、押圧力、梁又はダイアフラ
ムのたわみ量、プローブ高さなどを考慮しながら決定す
る方が良い。
【００４７】一方、（ａ）から（ｆ）のプローブ１３に
は先端の一次側電極と接触する部分に、プローブ１３の
形成時にエッチングしない平坦部を形成しておくと良
い。異方性ウェットエッチングによりプローブ１３の先
端に平坦部を設けずに尖った形状を形成すると、尖った
瞬間にマスクが消滅してしまう。異方性ウェットエッチ
ングとはいえ、エッチング液温などを精密に管理しない
限り、シリコンウエハ内では数％のエッチングによるば
らつきが生じるため、プローブ１３の先端部の高さが不
均一になってしまう。
【００４８】しかしながら、プローブ１３の先端に平坦
部を形成すると、プローブ１３の高さは均一になる。こ
のため、被検ウエハ２１の一次側電極パッド２３と検査
ウエハ１１のプローブ１３を接続した場合に、検査ウエ
ハ１１の全てのダイアフラム１２の変位量が一定にな
る。従って、検査ウエハ１１の全てのプローブ１３の荷
重が一定になるため、被検ウエハ２１の全ての一次側電
極パッド２３に対して均一で高精度な検査が可能にな
る。なお、プローブ１３の先端の平坦部６１の形状は四
角形、円形に限らず、その他の多角形でも良い。
【００４９】図６は半導体チップに形成される一次側電
極パッドの配列である。
【００５０】パッド配列には（ａ）主にＤＲＡＭ（読取
専用記憶素子）のように半導体チップ７１の中心線に沿
って電極パッド７２がほぼ一直線状に並んだものと、
（ｂ）主にマイコンのように半導体チップ７３の周辺部
に電極パッド７４が直線状に並んだものとに大別でき
る。（ａ）および（ｂ）とも個々の電極パッド７２、７
３の寸法は数十μｍ角から数百μｍ角であり、パッド間
ピッチも数十μｍから数百μｍである。
【００５１】図７は本発明による梁あるいはダイアフラ
ムの構造を示す平面図である。
【００５２】（ａ）（ｂ）（ｃ）は中心部に一直線状に
並んだ半導体チップ用である。（ａ）は本発明による両
持ち梁構造である。検査ウエハ１１に形成された両持ち
梁１２のそれぞれに対してプローブ１３が一個ずつ形成
されている。プローブ間ピッチは、一次側電極パッド間
ピッチに対向させるが、梁幅、梁長、梁厚は全てのプロ
ーブで同寸法とし、プローブにかかる荷重を一定にす
る。
【００５３】（ｂ）は本発明によるダイアフラム構造で
ある。プローブ１３の並ぶ方向にスリット８１を形成
し、ダイアフラム１２のたわみ量を均一にして個々のプ
ローブ１３にかかる荷重を一定にしている。一次側電極
のパッド間ピッチが狭い場合や、両持ち梁構造と同スペ
ースでプローブ荷重を増大させたい場合に有効である。
（ｃ）は四方向にスリット８１を設けた構造である。一
次側電極のパッド間ピッチが狭く両持ち梁は形成できな
いがプローブ荷重は減少させたい場合に有効である。
（ｄ）（ｅ）（ｆ）は周辺部に直線状に並んだ半導体チ
ップ用であり、（ｄ）は（ａ）の、（ｅ）は（ｂ）の、
（ｆ）は（ｃ）の応用例である。特に（ｆ）はプローブ
１３が配置された中心部と周辺部とを接続する両持ち梁
１２を卍型に形成し、プローブ１３の変位量を増大させ
る構造になっている。卍型に限らず、例えば、渦巻型な
ど梁長を長くするような構造にすればプローブの変位量
をさらに増大させることができる。
【００５４】図８は本発明による両持ち梁の構造を示す
断面図と平面図である。
【００５５】ＲＩＥ装置などを用いたドライエッチング
あるいは弗酸−硝酸−酢酸の混合液などを用いた等方性
エッチングにより、両持ち梁１２の付け根部分９１、９
２に丸みを形成することで、両持ち梁１２の剛性および
耐久性を増大させ、繰り返し検査における信頼性を向上
させることができる。丸みを形成することは両持ち梁に
限らず、ダイアフラムや片持ち梁においても有効な手段
である。
【００５６】図９はエッチング方法による貫通孔の形状
を示す平面図と断面図である。（ａ）（ｂ）（ｃ）のい
ずれもＸ＝２ｍｍ、Ｙ＝２ｍｍ、Ｚ＝６００μｍの（１
００）面のシリコンウエハにｄ＝１００μｍの貫通孔を
形成するものとし、貫通孔が互いに重ならないようにＬ
＝１００μｍの間隔を開けて並ぶように形成する。
【００５７】（ａ）は異方性ウェットエッチングによっ
て、シリコンウエハ１０１の片側から貫通孔１０２を形
成したものである。異方性ウェットエッチングにおいて
は約５４．７°の斜面を持つ４つの（１１１）面１０３
に囲まれた逆四角錐状の貫通孔１０２が形成される。こ
の時、Ｄ１＝２Ｚ／ｔａｎ５４．７°＋ｄ＝９４９μ
ｍ、Ｐ１＝Ｄ１＋Ｌ＝１０４９μｍとなり、□２ｍｍの
シリコンウエハ１０１には４個の貫通孔１０２しか形成
できない。
【００５８】（ｂ）は異方性ウェットエッチングによっ
てシリコンウエハ１０１の両側から貫通孔１０４を形成
したもので、逆四角錐状の貫通孔をつなぎ合せた鼓状の
形状をしている。この時、Ｄ２＝Ｚ／ｔａｎ５４．７°
＋ｄ＝５２４μｍ、Ｐ２＝Ｄ２＋Ｌ＝６２４μｍとな
り、□２ｍｍのシリコンウエハ１０１には９個の貫通孔
１０４形成できる。
【００５９】（ａ）、（ｂ）とも貫通孔１０２、１０４
のｄの寸法を小さくしたところで□２ｍｍのシリコンウ
エハ１０１に形成できる数量に変化はなく、異方性ウェ
ットエッチングにおける加工限界がある。
【００６０】一方、（ｃ）はＲＩＥ装置などのドライエ
ッチングによってシリコンウエハ１０１に貫通孔１０５
を形成したものである。ドライエッチングのために貫通
孔１０５はマスクパターンとほぼ同形状のほぼ垂直な形
状になる。このため、Ｄ３＝ｄ＝１００μｍ、Ｐ３＝Ｄ
３＋Ｌ＝２００μｍとなり、□２ｍｍのシリコンウエハ
１０１には１００個の貫通孔１０５が形成されることに
なる。
【００６１】また、ＲＩＥ装置の加工限界をアスペクト
比（加工深さ／加工幅）で表すことがある。特にＩＣＰ
−ＲＩＥ装置の場合のアスペクト比は、１５から２０と
いわれている。厚さ６００μｍのシリコンウエハ１０１
を片側から加工する場合は、貫通孔１０５の最小加工寸
法は３０μmから４０μmとなる。さらに、両側から加工
する場合は、貫通孔１０５の最小加工寸法は１５μmか
ら２０μｍとなる。そのため、□２ｍｍのシリコンウエ
ハ１０１には数千個形成できる。従って、個々の半導体
チップの真上に、それぞれの半導体チップに形成された
電極パッドと同数の貫通孔を形成することができる。こ
れにより配線を短くでき、配線抵抗も低減できる。
【００６２】図１０は本発明による被検ウエハと検査ウ
エハの全体概要を示す斜視図である。被検ウエハ２１に
は半導体チップ１１１が数百個形成されており、それぞ
れの半導体チップ１１１には電極パッド２３が数十個か
ら百数十個形成されている。また、検査ウエハ１１には
両持ち梁あるいはダイアフラム１２が被検ウエハ２１の
半導体チップ１１１と同数あるいはそれ以上形成されて
おり、それぞれの両持ち梁あるいはダイアフラム１２に
は半導体チップ１１１に形成された電極パッド２３に対
向してプローブが形成されている。さらに、検査ウエハ
１１にはそれぞれの両持ち梁あるいはダイアフラム１２
の周辺に貫通孔１４が形成され、個々のプローブからの
配線が貫通孔１４から取り出される。
【００６３】図１１は本発明によるバーンイン検査用パ
ックの構造を示す断面図である。検査ウエハ１１には変
形が容易な両持ち梁１２またはダイアフラム１２が形成
され、両持ち梁１２あるいはダイアフラム１２にはプロ
ーブ１３が形成されている。検査ウエハは図５で説明し
た加工工程を経て被検ウエハと同サイズあるいはそれ以
下のサイズに形成する。また、例えば、径８インチの被
検ウエハに対して径６インチの検査ウエハを切断して組
み合せ、径８インチの被検ウエハを一括検査することも
可能である。これは歩留まりなどを考慮したもので、例
えば、検査ウエハの一部が破損した場合でも容易に交換
することで製造コストを低減することが可能である。
【００６４】また、バーンイン検査では１５０℃前後と
いう高温で長時間の電気的測定を行うため、被検ウエハ
２１と同じ材質であるシリコンを検査ウエハ１１に用い
ることで、熱膨張によるプローブの位置ずれなども発生
しない。被検ウエハ２１はウエハ固定ステージ２２に真
空チャックで固定されている。また、検査ウエハ１１は
押圧機構支持基板２４に固定される。ウエハ固定ステー
ジ２２はＸＹＺθ方向に移動が可能であり、これにより
被検ウエハ２１と検査ウエハ１１は高精度に位置合わせ
できる。位置合わせ後、全体をバーンイン検査用パック
１２１で固定する。バーンイン検査用パック１２１の材
質は、１５０℃以上で熱変形が小さく、窒化アルミニウ
ムやインバーなどのシリコンとの熱膨張係数差が小さい
ものが良い。
【００６５】但し、バーンイン検査用パック１２１に
は、被検ウエハ２１に形成された電極パッド２３と検査
ウエハ１１に形成されたプローブ１３との電気的測定用
の配線２６を取り出すための端子１２２が形成されてい
る。一般にバーンイン検査においては、被検ウエハに形
成された数百個のチップに形成された数万個の電極パッ
ドの全てに検査ウエハに形成されたプローブを接続させ
る必要があるが、本発明のバーンイン検査用パックを用
いることにより電気的測定が容易にできる。
【００６６】図１２は本発明によるバーンイン検査用パ
ックの周辺装置の概略を示す断面図である。バーンイン
検査装置１３１の中には恒温槽１３２があり、恒温槽１
３２の中にバーンイン検査用パック１２１が複数個配置
されている。恒温槽１３２の温度管理は温度制御装置１
３３により制御されている。バーンイン検査用パック１
２１には数万本の配線１３４がつながっており、高速ス
イッチング回路１３５を介して、テスタ回路１３６に接
続されている。高速スイッチング回路１３５は配線１３
４を切替えるためのもので、テスタ回路１３６の入力配
線数を減少することができる。
【００６７】また、前記高速スイッチング回路１３５は
シリコン製であるため、バーンイン検査用パック１２１
の中の検査ウエハ１１に高速スイッチング回路を作り込
み、バーンイン検査用パック１２１からの配線を大幅に
減少させた構造とすることもできる。
【００６８】このバーンイン検査用パックの技術は、プ
ロービング検査装置にも適用することが可能である。こ
のため、ウエハレベルで検査することができ、検査時間
の短縮化によるコスト低減が図れる。また、検査ウエハ
１１に形成される被検ウエハ２１に形成された個々の半
導体チップ１１１と同数だけ形成するだけでなく、それ
以上でも良い。これにより、検査ウエハ１１に形成され
たプローブ１３が寿命などにより使用できなくなった場
合でも、検査ウエハ１１と被検ウエハ２１の位置を変え
るだけで、再び被検ウエハ一括検査が可能になる。
【００６９】以上のような本発明をプロービング検査装
置およびバーンイン検査装置に適用し、検査ウエハの配
線１６の接触抵抗が０．５Ω以下、テスト周波数２００
ＭＨｚ以上という結果が得られた。また、その時のプロ
ーブ１３の寿命は３０万回以上であった。また、本発明
は被検ウエハの電極パッドの検査を確実に行うことが可
能であるため、ＬＳＩ用の電極および微細パターン引き
出し用あるいは接続用のコネクタなどに用いることがで
きる。さらに、本発明ではプローブ形成基板にシリコン
を用いているため、前記プローブ形成基板加工時に抵抗
あるいは回路などを組み込みまたは形成することが可能
である。
【００７０】図１５は本発明の他の実施例を示し、図１
の検査ウエハにマルチプレクス回路などの電子回路を集
積化した例を示している。この例では、電子回路を構成
する通常ＭＯＳＦＥＴで代表される絶縁ゲート型電界効
果トランジスタ（InsulatedGate Field Effect Transis
tor）NMOS、PMOSが、プローブが形成された面BSとは逆
の、シリコン基板SUBの上表面USに形成されている。
【００７１】同図（ａ）は、ＰチャンネルＩＧＦＥＴ
（PMOS）とＮチャンネルＩＧＦＥＴ（NMOS）を多数個集
積した相補型（complementary）集積回路（通称CMOS−I
C)の例を示している。この例は一対のトランジスタで構
成した典型的なＣＭＯＳインバータ回路を示している。
【００７２】以下図面の（ａ）から（ｅ）に対応してこ
の検査ウエハ１１の構造、製造方法を説明する。
【００７３】図１５（ａ）：Ｐ型単結晶シリコン基板SU
Bの裏面BSにはシリコン酸化膜層OX1が基板BSを酸化性雰
囲気中で熱的に酸化して形成されている。基板SUBの表
面USは（１００）結晶面である。表面USには、PMOSを形
成するためのＮ型ウエル領域NWとNMOSを形成するための
Ｐ型ウエル領域PWが形成される。この例ではPMOSとNMOS
はＮ型ウエルNWと基板SUB間で逆方向にバイアスされる
ＰＮ接合によって電気的に分離される。ウエル形成後フ
ィールド酸化物層SGが表面USに埋め込まれる。層SGはト
ランジスタ間を分離するためのもので、トランジスタ等
を形成するアクチブ領域を囲むように形成される。トラ
ンジスタ間等をまたぐようにそれらの上方に配線層が存
在する場合、配線層に印加される最大電圧に対して寄生
のＭＯＳトランジスタが発生しないに十分な厚さでSGの
層は形成される。次に、ゲート絶縁膜層GIが熱酸化法に
よって厚さ３から５０ｎｍに形成される。GTはゲート電
極や配線として用いられるゲート層であり、ゲート絶縁
膜GIの上に形成される。GTはボロンや燐などがドープさ
れた多結晶シリコン、そのような多結晶シリコンを下層
にして上層に金属層又は金属のシリサイド層を積層した
多層膜、または金属の単層膜が用いられる。ゲート層GT
のパターニング後、ソースやドレイン領域、配線層とし
て機能するNMOS用のN型高濃度層SDNとPMOS用のP型高濃
度層SDPがイオン打ち込みや拡散法により、ゲート電極G
Tと整合して形成される。層SDN、SDPは低濃度のウエル
層NW、PWと配線層MT1とを低抵抗で接続したり、寄生効
果を防止するためのウエル周囲のガードバンドとしても
用いられる。続いて、ゲート層GIとその上方に形成され
る配線層MT1との絶縁分離をするための層間絶縁膜IN1が
燐がドープされたシリコン酸化物の気相成長（CVD）法
で形成される。配線層MT1がゲート層GTや高濃度層SDN、
SDP層と接触すべき個所の絶縁膜IN1に写真処理により穴
があけられた後、配線層MT1がアルミなどの金属がスパ
ッタ法や蒸着法によりデポジットされ、その後写真処理
によりパターニングされる。
【００７４】図１５（ｂ）：ＯＸ２はＣＶＤで形成され
た酸化Ｓｉ、水分湿度等に対する保護膜としても残るが
（Ｃ）以降の処理でのマスク或は保護膜としても利用さ
れる。
【００７５】図１５（ｃ）：１３の形成は（ａ）の素子
形成よりも後にし、処理数の多い（ａ）における損傷の
確率を減らす。
【００７６】図１５（ｄ）：ＯＸ２を写真処理で選択除
去し図４で説明したようにＲＩＥ技術により貫通孔１４
を形成。その後、写真処理によりダイアフラム１２に対
応する箇所のＯＸ２を選択除去し異方性エッチングによ
りダイアフラム１２を形成する。１４の形成を１２のそ
れより前にしたのはＯＸ２がマスクとして両方に使える
ようにしたためであり、１４は１２の形成時エッチング
液にさらされ上方が広めにオーバエッチされる。
【００７７】続いて貫通孔１４の内壁が覆われるようシ
リコン酸化物層をＣＶＤ法（低温デポジション）により
デポジションする。
【００７８】図１５（ｅ）：１７は電極でありテスター
との接続用の外部端子として機能するが（ＣＳ１等）、
後述の配線ＣＮ１等を接続する箇所のＯＸ２等は写真処
理で更に選択除去される。その後、前述したＣｒとＮｉ
の積層膜がスパッタ法等により形成され、続いて写真処
理により積層膜がパターニングされる。
【００７９】本願発明のさらに他の実施例を図16から図
18を用いて説明する。
【００８０】図１６：前述した実施例ではプローブ１３
が素子形成面ＵＳとは反対側の面に形成されていたが、
本実施例では同じ側に形成される。この場合、外部接続
端子１７は基板ＳＵＢの裏面ＢＳ側に形成される。本実
施例に従えば、プローブ１３とＭＯＳ素子との接続が容
易でまた、後述するマルチプレクス回路により貫通孔１
４の数を減らすことができ、その点での歩留まりを向上
させることができる。プローバ１３はウエルＮＷ、ＰＷ
の形成前に形成される。
【００８１】図１７：ＣＨＰはチップ区画を示し、ウエ
ハに形成された（やがては分離される）複数のチップに
対応して格子状に配列される。区画領域ＣＨＰの間には
列に属するスペースＧＰＣと行に属するスペーサＧＰＲ
が存在し、これは被検査ウエハのチップ切断領域に相当
する。ＧＰＣ、ＧＰＲ領域は後述するＣＨＰとＧＲ１等
との間の配線領域として利用される。複数のチップ区画
にはプローブ１３、マルチプレクス回路ＭＰＸが設けら
れない区画ＴＥＧが２〜３個設けられる。区画ＴＥＧは
被検査ウエハの仕様に併せパターンやテスト素子の形成
領域に対応し、ここには被検査ウエハをテストするため
の回路を内蔵させることができる。その場合、ＴＥＧ内
に形成されたテスト回路は端子ＧＲ１やマルチプレクス
回路ＭＰＸに結線される。
【００８２】図１８：列毎にマルチプレクス配線は列ス
ペースにＧＰＣに沿って形成。ＣＳ１〜ＣＳＮは同一列
におけるＣＨＰを択一に選択するもので、同一列の各Ｃ
ＨＰは異なるＣＳ１〜ＣＳＮに接続される。ＣＭは各列
共通の端子である。
【００８３】各列にはこのような構成の端子群ＧＲ１〜
ＧＲ３が対応して設けられる。言い換えれば、列に対応
してテスターと検査ウエハ１１との間では並列に信号の
やりとりが行われる。
【００８４】太線の配線ＣＮＣは複数端子ＣＭとＣＨＰ
を接続する複数本の共通配線を示す。
【００８５】図１９：ＳＷ１〜ＳＷＭはＣＭＯＳスイッ
チで、ＰＭＯＳとＮＭＯＳのソース・ドレン間電流通路
が並列になるように接続され、ほぼ同時にＯＮ、ＯＦＦ
するようそれらのゲートには逆相の制御信号ＣＮ１が印
加される（ＭＰＸ内にＣＭＯＳ反転回路が設けられ
る。） ＭＰＸはテスターとの接続数を減らすために有効であ
る。
【００８６】Ｐ１、Ｐ２，……ＰＭはＣＨＰ内のプロー
ブ１３であり、テスターや被検査ウエハとの間の入力、
出力、入出力となるべき信号、クロック端子である共通
配線ＣＮＣはＣＮ１、ＣＮ２……ＣＮＭ、ＣＮＣＳから
なる。ＰＳはプラス、マイナス等の電源線である。
【００８７】
【発明の効果】本発明によれば、半導体装置製造工程の
一工程である電気的特性検査工程において、被検体の電
極パッドの大領域一括検査が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例に関する検査ウエハの断面図
である。
【図２】本発明の一実施例に関する検査体構造の断面図
である。
【図３】本発明の他の一実施例に関する検査体構造の断
面図である。
【図４】本発明の一実施例に関する検査ウエハ加工工程
の断面図である。
【図５】本発明の一実施例に関するプローブの側面図お
よび平面図である。
【図６】半導体チップの電極パッドの配列を示す平面図
である。
【図７】本発明の一実施例に関する梁およびダイアフラ
ムを示す平面図である。
【図８】本発明の一実施例に関する断面図および平面図
である。
【図９】本発明の一実施例に関する平面図および断面図
である。
【図１０】本発明の一実施例に関する斜視図である。
【図１１】本発明の一実施例に関する断面図である。
【図１２】本発明の一実施例に関する断面図である。
【図１３】従来技術に関する断面図である。
【図１４】他の従来技術に関する断面図である。
【図１５】本発明の他の一実施例に関する断面図であ
る。
【図１６】本発明のさらに他の一実施例に関する断面図
である。
【図１７】本発明のさらに他の一実施例に関する平面図
である。
【図１８】本発明のさらに他の一実施例に関する概略図
である。
【図１９】本発明のさらに他の一実施例に関する概略図
である。
【符号の明】
１１…検査ウエハ、１２…両持ち梁あるいはダイアフラ
ム、１３…プローブ、１４…貫通孔、１５…絶縁膜、１
６…配線、１７…二次側電極パッド、２１…被検ウエ
ハ、２２…ウエハ固定ステージ、２３…一次側電極パッ
ド、２４…押圧機構支持基板、２５…ポゴピン、２６…
内部配線、３１…はんだボール、４１、４２…エラスト
マ、６１…平坦部、７１…半導体チップ、７２…電極パ
ッド、７３…半導体チップ、７４…電極パッド、８１…
スリット、９１、９２…丸み、１０１…シリコンウエ
ハ、１０２…貫通孔、１０３…（１１１）面、１０５…
貫通孔、１１１…半導体素子、１２１…バーンイン検査
用パック、１２２…端子、１３１…バーンイン検査装
置、１３２…恒温槽、１３３…温度制御装置、１３４…
配線、１３５…高速スイッチング回路、１３６…テスタ
回路、Ｘ…シリコンウエハの横寸法、Ｙ…シリコンウエ
ハの縦寸法、Ｚ…シリコンウエハの高さ寸法、Ｐ１、Ｐ
２、Ｐ３…貫通孔間ピッチ、ｄ、Ｄ１、Ｄ２、Ｄ３…貫
通孔開口幅、Ｌ…貫通孔間隔。
フロントページの続き (72)発明者 遠藤 喜重 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 金丸 昌敏 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 細金 敦 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 青木 英之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 伴 直人 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2G011 AA09 AA15 AA16 AB08 AC06 AC14 AE03 4M106 AA01 BA01 CA01 CA56 DD03 DD06 DJ04 DJ05 DJ06 DJ07

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】シリコン基板の一方側の面に形成された複
    数のプローブと、前記シリコン基板の他方側の面に形成
    された複数の電極と、前記複数のプローブと前記複数の
    電極とを電気的に導通する配線を備えた半導体検査装置
    の製造方法において、 シリコン基板の表面に被膜を形成し、フォトリソグラフ
    ィによるパターニング後にエッチングにより角錐状ある
    いは円錐状の複数のプローブを形成する工程と、 被膜を除去後、再びシリコン基板の表面に被膜を形成
    し、フォトリソグラフィによるパターニング後にエッチ
    ングにより梁あるいはダイアフラムを前記プローブ毎に
    形成する工程と、 被膜を除去後、再びシリコン基板の表面に被膜を形成
    し、フォトリソグラフィによるパターニング後にエッチ
    ングにより前記プローブに対応して貫通孔を形成する工
    程と、 被膜を除去後、再びシリコン基板の表面に絶縁被膜を形
    成し、前記絶縁皮膜の表面に金属被膜を形成し、フォト
    リソグラフィによるパターニング後にエッチングにより
    配線を形成する工程を行うことを特徴とする半導体検査
    装置の製造方法。
  2. 【請求項２】請求項１において、前記シリコン基板に電
    子回路を設けたことを特徴とする半導体検査装置の製造
    方法。
  3. 【請求項３】請求項２において、前記電子回路がマルチ
    プレクス回路であることを特徴とする半導体検査装置の
    製造方法。
  4. 【請求項４】シリコン基板の一主面に形成されたプロー
    ブと、前記シリコン基板の一主面とは反対の面に形成さ
    れた電極と、前記プローブと前記電極とを電気的に導通
    する手段を備えた検査ウエハを用いて、前記プローブを
    検査対象ウエハの所定の位置に押圧基板により押圧し、
    前記検査対象ウエハの電気的導通検査を行う半導体検査
    装置において、押圧基板による検査ウエハとの接続およ
    び押圧を被検ウエハの電極数と同数あるいはそれ以上の
    ポゴピンを用いて行うことを特徴とする半導体検査装
    置。
  5. 【請求項５】請求項４において、押圧基板による検査ウ
    エハとの接続および押圧を被検ウエハの電極数と同数あ
    るいはそれ以上のはんだボールを用いて行うことを特徴
    とする半導体検査装置。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006506237A (ja) * 2002-11-14 2006-02-23 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積構造体およびその製造方法
JP2007263650A (ja) * 2006-03-28 2007-10-11 Dainippon Printing Co Ltd 電気信号測定用治具およびその製造方法
JP2007263649A (ja) * 2006-03-28 2007-10-11 Dainippon Printing Co Ltd 電気信号計測用治具およびその製造方法
KR100829781B1 (ko) 2007-05-07 2008-05-16 주식회사 파이컴 원-터치 프로브 카드 및 이의 제조 방법
JP2009503537A (ja) * 2005-08-10 2009-01-29 パイコム コーポレーション カンチレバー型プローブ及びその製造方法
JP2009276316A (ja) * 2008-05-19 2009-11-26 Shinko Electric Ind Co Ltd プローブカード
JP2012047674A (ja) * 2010-08-30 2012-03-08 Advantest Corp 試験用個片基板、プローブ、及び半導体ウェハ試験装置
KR20140140494A (ko) * 2013-05-28 2014-12-09 신꼬오덴기 고교 가부시키가이샤 프로브 가이드판, 반도체 검사 장치 및 프로브 가이드판의 제조 방법
JP2015522811A (ja) * 2012-06-20 2015-08-06 カプレス・アクティーゼルスカブＣａｐｒｅｓ Ａ／Ｓ 深くエッチングされた多点プローブ
CN107481949A (zh) * 2017-06-20 2017-12-15 厦门市三安集成电路有限公司 监控一层绝缘介质涂布制程的方法及其在WAT Layout结构的应用

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929521A (en) * 1997-03-26 1999-07-27 Micron Technology, Inc. Projected contact structure for bumped semiconductor device and resulting articles and assemblies
JP2001091544A (ja) * 1999-09-27 2001-04-06 Hitachi Ltd 半導体検査装置の製造方法
US6593163B1 (en) * 2000-04-05 2003-07-15 Seagate Technology Double-sided trench fill for electrical isolation of microelectromechanical system structures
JP4329235B2 (ja) * 2000-06-27 2009-09-09 セイコーエプソン株式会社 半導体装置及びその製造方法
JP3822040B2 (ja) * 2000-08-31 2006-09-13 株式会社ルネサステクノロジ 電子装置及びその製造方法
JP2002110751A (ja) * 2000-10-03 2002-04-12 Hitachi Ltd 半導体集積回路装置の検査装置および製造方法
SG120053A1 (en) * 2001-10-05 2006-03-28 Advanced Systems Automation Apparatus for molding a semiconductor wafer and process therefor
US6884717B1 (en) * 2002-01-03 2005-04-26 The United States Of America As Represented By The Secretary Of The Air Force Stiffened backside fabrication for microwave radio frequency wafers
JP4044769B2 (ja) * 2002-02-22 2008-02-06 富士通株式会社 半導体装置用基板及びその製造方法及び半導体パッケージ
JP3955795B2 (ja) * 2002-06-12 2007-08-08 株式会社ルネサステクノロジ 半導体装置の製造方法
US20040098068A1 (en) * 2002-06-28 2004-05-20 Rafael Carbunaru Chair pad charging and communication system for a battery-powered microstimulator
US6716737B2 (en) * 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US7527987B2 (en) * 2002-12-11 2009-05-05 Pdf Solutions, Inc. Fast localization of electrical failures on an integrated circuit system and method
WO2004068649A1 (ja) * 2003-01-27 2004-08-12 Taiko Denki Co., Limited マイクロコネクタとそのソケットの製造方法
US7276787B2 (en) * 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
JP4647228B2 (ja) * 2004-04-01 2011-03-09 株式会社ディスコ ウェーハの加工方法
EP1640730A1 (en) * 2004-09-28 2006-03-29 Capres A/S A method for providing alignment of a probe
EP2463668A2 (en) 2004-06-21 2012-06-13 Capres A/S A method and an apparatus for testing electrical properties
KR101170287B1 (ko) 2004-06-21 2012-07-31 카프레스 에이/에스 프로브의 정렬을 제공하기 위한 장치 및 방법과, 테스트 샘플의 특정 위치 상의 전기적 특성을 테스트하기 위한 테스트 장치
EP1610131A1 (en) * 2004-06-21 2005-12-28 Capres A/S Flexible probe
US7667323B2 (en) * 2004-11-12 2010-02-23 Analog Devices, Inc. Spaced, bumped component structure
JP4797391B2 (ja) * 2005-02-10 2011-10-19 東京エレクトロン株式会社 インターポーザの製造方法
JP2006278610A (ja) * 2005-03-29 2006-10-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4178417B2 (ja) * 2005-07-25 2008-11-12 セイコーエプソン株式会社 半導体装置の製造方法
US7511510B2 (en) * 2005-11-30 2009-03-31 International Business Machines Corporation Nanoscale fault isolation and measurement system
DE112007000210T5 (de) * 2006-01-19 2008-11-06 Advantest Corp. Kontaktvorrichtung und Verfahren zur Herstellung derselben
US7528618B2 (en) * 2006-05-02 2009-05-05 Formfactor, Inc. Extended probe tips
US7443180B2 (en) * 2006-12-06 2008-10-28 International Business Machines Corporation On-chip probing apparatus
JP5269897B2 (ja) * 2008-06-02 2013-08-21 株式会社アドバンテスト 試験システムおよび試験用基板ユニット
US8323992B2 (en) * 2010-09-09 2012-12-04 Renesas Electronics Corporation Method of manufacturing semiconductor integrated circuit device
US10866273B2 (en) * 2016-03-09 2020-12-15 Xallent, LLC Functional prober chip
CN116175382B (zh) * 2022-12-29 2024-04-16 西安奕斯伟材料科技股份有限公司 一种用于降低双面抛光设备碎片风险的检测装置和方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5060371A (en) * 1988-10-05 1991-10-29 Applied Precision, Inc. Method of making probe cards
JPH0680714B2 (ja) * 1989-10-12 1994-10-12 武田産業株式会社 プローブカード
US5189363A (en) * 1990-09-14 1993-02-23 Ibm Corporation Integrated circuit testing system having a cantilevered contact lead probe pattern mounted on a flexible tape for interconnecting an integrated circuit to a tester
US5716218A (en) * 1991-06-04 1998-02-10 Micron Technology, Inc. Process for manufacturing an interconnect for testing a semiconductor die
JPH05322929A (ja) * 1992-05-15 1993-12-07 Ibiden Co Ltd 導通検査用ヘッド
JPH06123746A (ja) 1992-10-12 1994-05-06 Tokyo Seimitsu Co Ltd プローブカード
JPH0752A (ja) 1993-04-12 1995-01-06 Nippon Chemitec Kk シクラメンの育成方法
JP2617080B2 (ja) * 1993-06-04 1997-06-04 株式会社東京カソード研究所 多ピン接触子およびその製造方法
JP2710544B2 (ja) * 1993-09-30 1998-02-10 インターナショナル・ビジネス・マシーンズ・コーポレイション プローブ構造、プローブ構造の形成方法
JP3502874B2 (ja) 1994-06-03 2004-03-02 株式会社ルネサステクノロジ 接続装置およびその製造方法
US5912555A (en) * 1995-04-10 1999-06-15 Tokyo Electron Limited Probe apparatus
JPH0943276A (ja) * 1995-05-23 1997-02-14 Tokyo Electron Ltd プローブ装置に用いられるプローブカードデバイス
JP2830903B2 (ja) * 1995-07-21 1998-12-02 日本電気株式会社 半導体デバイスの製造方法
US5731708A (en) * 1995-10-31 1998-03-24 Hughes Aircraft Company Unpackaged semiconductor testing using an improved probe and precision X-Y table
JPH09243663A (ja) 1996-03-05 1997-09-19 Fujikura Ltd コンタクトプローブ
JPH10132855A (ja) * 1996-10-31 1998-05-22 Nec Corp Ｉｃ検査用プローブカード
JP3156606B2 (ja) * 1996-11-19 2001-04-16 株式会社デンソー 電極接合強度の検査方法及び検査装置
US6573702B2 (en) * 1997-09-12 2003-06-03 New Wave Research Method and apparatus for cleaning electronic test contacts
US6107109A (en) * 1997-12-18 2000-08-22 Micron Technology, Inc. Method for fabricating a semiconductor interconnect with laser machined electrical paths through substrate
US6246250B1 (en) * 1998-05-11 2001-06-12 Micron Technology, Inc. Probe card having on-board multiplex circuitry for expanding tester resources
JP2000171482A (ja) 1998-12-04 2000-06-23 Mitsubishi Materials Corp コンタクトプローブ
JP3620982B2 (ja) * 1998-12-07 2005-02-16 株式会社ルネサステクノロジ 半導体検査装置の製造方法
US6249136B1 (en) * 1999-06-28 2001-06-19 Advanced Micro Devices, Inc. Bottom side C4 bumps for integrated circuits
JP2001091544A (ja) * 1999-09-27 2001-04-06 Hitachi Ltd 半導体検査装置の製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006506237A (ja) * 2002-11-14 2006-02-23 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積構造体およびその製造方法
JP4726489B2 (ja) * 2002-11-14 2011-07-20 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積構造体の製造方法
JP2009503537A (ja) * 2005-08-10 2009-01-29 パイコム コーポレーション カンチレバー型プローブ及びその製造方法
JP4703456B2 (ja) * 2006-03-28 2011-06-15 大日本印刷株式会社 電気信号測定用治具
JP2007263650A (ja) * 2006-03-28 2007-10-11 Dainippon Printing Co Ltd 電気信号測定用治具およびその製造方法
JP2007263649A (ja) * 2006-03-28 2007-10-11 Dainippon Printing Co Ltd 電気信号計測用治具およびその製造方法
KR100829781B1 (ko) 2007-05-07 2008-05-16 주식회사 파이컴 원-터치 프로브 카드 및 이의 제조 방법
JP2009276316A (ja) * 2008-05-19 2009-11-26 Shinko Electric Ind Co Ltd プローブカード
JP2012047674A (ja) * 2010-08-30 2012-03-08 Advantest Corp 試験用個片基板、プローブ、及び半導体ウェハ試験装置
JP2015522811A (ja) * 2012-06-20 2015-08-06 カプレス・アクティーゼルスカブＣａｐｒｅｓ Ａ／Ｓ 深くエッチングされた多点プローブ
KR20140140494A (ko) * 2013-05-28 2014-12-09 신꼬오덴기 고교 가부시키가이샤 프로브 가이드판, 반도체 검사 장치 및 프로브 가이드판의 제조 방법
JP2014232030A (ja) * 2013-05-28 2014-12-11 新光電気工業株式会社 プローブガイド板及びその製造方法、半導体検査装置
TWI626449B (zh) * 2013-05-28 2018-06-11 新光電氣工業股份有限公司 探針導引板及其製造方法、半導體檢測裝置
KR102150431B1 (ko) * 2013-05-28 2020-09-01 신꼬오덴기 고교 가부시키가이샤 프로브 가이드판, 반도체 검사 장치 및 프로브 가이드판의 제조 방법
CN107481949A (zh) * 2017-06-20 2017-12-15 厦门市三安集成电路有限公司 监控一层绝缘介质涂布制程的方法及其在WAT Layout结构的应用

Also Published As

Publication number Publication date
US6358762B1 (en) 2002-03-19
WO2001023898A1 (en) 2001-04-05
US6714030B2 (en) 2004-03-30
US6548315B2 (en) 2003-04-15
US20020086451A1 (en) 2002-07-04
US20030189439A1 (en) 2003-10-09

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