KR20010106477A - 반도체소자검사용 기판의 제조방법 - Google Patents

반도체소자검사용 기판의 제조방법 Download PDF

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KR20010106477A
KR20010106477A KR1020017003316A KR20017003316A KR20010106477A KR 20010106477 A KR20010106477 A KR 20010106477A KR 1020017003316 A KR1020017003316 A KR 1020017003316A KR 20017003316 A KR20017003316 A KR 20017003316A KR 20010106477 A KR20010106477 A KR 20010106477A
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Abstract

본 발명은 반도체소자검사용 기판의 제조방법으로서 검사용트레이에 후레임 또는 다이어후레임 프로브 및 배선이 형성된 실리콘으로 이루는 기판을 이용한다.
또한, 검사용칩을 고정밀도로 위치결정하기 위하여 상기 기판에 위치맞춤용의 제 2의 기판을 배치한다. 제 1기판에 배치한 배선부착 프로브와 검사용칩의 전극패드를 위치결정하기 위해서 양기판에 돌기 혹은 홈을 형성한다. 상기 돌기 혹은 홈이 실리콘이방성에칭에 의해 형성되고 (111)결정면으로 이루는 것이 바람직하다.
또한, 다른 가공법으로 상기에 나타낸 위치결정용의 돌기 혹은 홈의 가공은 드라이에칭을 이용하는 것이 가능하다. 상기 드라이에칭에 이용 하는 장치는 ICP-RIE(Inductively Coupled Plasma-RIE)장치를 이용하는 것에 의해 수직주와 홈이 용이하게 가공하는 것이 가능한 기술이 제시된다.

Description

반도체소자검사용 기판의 제조방법{A SUBSTRATE UNIT PROCESSING OF A SEMICONDUCTOR ELEMENT CHECK}
IC와 LSCI등의 반도체장치에서는 실리콘 웨이퍼표면에 집적회로를 형성하기 까지의 이른바 전공정과 상기 실리콘웨이퍼를 개별칩에 나누어서 수지와 세라믹등으로 봉인하기 까지의 이른바 후공정으로 크게 나눈다.
이들의 반도체장치에서는 전공정중 소정의 단계에 있어서 각 회로의 전기적특성검사가 실행되고 칩단위로 양품 불량품의 판정이 실행된다.
상기의 전기적 특성검사는 각회로같의 도전의 양불을 판정하는 프로빙검사와 150℃정도의 높은 고온중에서 발열 전기적스트레스를 회로에 부여하여 불량을 가속선별하는 번인검사로 크게 나눈다.
프로빙검사, 번인검사 모두 피검웨이퍼와 외부의 검사시스템과의 기본적인 접속수단는 동일하고 피검웨이퍼상에 수십에서 수십백㎛피치로 패터닝된 수십에서수십백㎛각 두께 1㎛정도의 개개의 알루미늄합금 또는 그 외의 합금의 전극패드에 대해서 개개로 도전성이 미세한 프로브를 기계적으로 누르는 방법이 채용된다.
종래 검사용 트레이를 이용하여 베어칩을 검사하는 방법으로서 일본국특개평4-56244호 공보가 있다. 상기의 방식은 베어칩의 전극패드상에 돌기전극(범프)을 도금등의 방법에 의해 형성하고, 특수납땜이 형성된 번인기판에 베어칩을 위치맞춤한 후 리플로에 의해 베어칩을 기판에 탑재한다. 상기를 번인로에 설치하고 번인검사를 실행하고 베어칩의 양불을 선별한다.
상기의 검사용 트레이방식에서는 검사를 실행하기 위하여 개개의 베어 칩의 전극패드부에 돌기전극을 형성하는 공정 베어칩과 기판과를 위치맞춤시킨 후 리플로에 의해 칩을 고정하는 공정 번인검사후 기판에서 박리하는 공정이 있고, 공정이 매우 복잡하고 또한, 검사까지에 필요한 공정시간이 길어지는 문제점이 있었다. 상기의 점에서 필연적으로 생산코스트가 높아지는 문제점이 있었다. 또한, 개개의 베어칩을 기판으로 배치하거나 기판과의 위치맞춤을 실행하는 필요가 있지만 수십미크론피지로 이루는 칩의 위치맞춤을 어렵고 장래적으로 고정밀화되는 반도체소자의 검사에는 부적용된다.
본 발명의 목적은 반도체소자의 전기적 특성검사에 있어서, 예를들면, 수십개의 피검칩의 전체 전극패드를 일괄하여 동시에 검사하는 것을 가능하게 하고 상기에 의해 제조수율을 향상시키고 제조코스트를 저감하고 결과적으로 저가로 고신뢰성을 갖는 반도체장치를 구하는 것이다.
본 발명은 반도체소자 혹은 반도체디바이스의 시험장치에 관하여 특히, 프로빙검사 및 웨이퍼상태에서 실행하는 번인검사등 반도체 제조공정에 있어서의 반도체소장의 전기적 특성율 효율적으로 검사가능한 반도체소자 검사장치를 실현하기 위한 검사장치를 구성하는 반도체소자 검사용기판의 제조방법에 관한다.
도 1 은 본 발명의 한 실시예에 관한 평면도이다.
도 2 는 제 1도의 한단면도이다.
도 3 은 본 발명의 한 실시예에 관한 번인검사용팩이다.
도 4 는 번인검사시스템에 관한 도이다.
도 5 는 본 발명의 한실시예에 관한 검사용트레이의 가공공정도이다.
도 6 은 본 발명의 다른 한 실시예에 관한 단면도이다.
도 7 ∼ 9 는 본 발명의 다른 한 실시예에 관한 위치결정기구에 관한 단면도이다.
도 10 은 본 발명의 다른 한 실시예에 관한 위치결정기구에 관한 평면도이다.
도 11 ∼ 13 은 본 발명의 다른 실시예에 관한 위치결정기판에 관한 도이다.
도 14 는 본 발명의 한 실시예에 관한 관통선단면도이다.
도 15 는 다른 기판과의 위치결정에 관한 도이다.
상기 과제를 해결 하기 위하여 검사용트레이에 대들보, 또는 다이어후레임 프로브 및 배선이 형성된 실리콘으로 이루는 제 1기판을 이용한다. 또한, 검사용칩을 고정밀도로 위치결정하기위한 제 1 기판에 위치맞춤용의 제 2 기판을 배치한다. 제 1 기판에 배치한 배선부착프로브와 검사용칩의 전극패드를 위치결정하기 위하여 양기판에 돌기 혹은 홈을 형성한다. 보다 상세하게는 돌기 혹은 홈이 실리콘이방성 에칭에 의해 형성되고(111) 결정면으로 이루는 것이 바람직하다. 또한, 다른 가공법으로서 위치결정용의 돌기 혹은 홈의 가공에는 드라이에칭을 이용 하는 것이 가능하다. 드라이에칭에 이용 하는 장치에 ICP-REI(Inductively Coubple Plasma-RIE)장치를 이용하는 것에 의해 수직주와 홈이 용이하게 가공하는 것이 가능하다.
또한, 양기판은 접합에 의해 형성하여도 좋다. 상기의 경우 열팽창률이 동일한 실리콘이 가장 좋지만, 본 발명에서는 실리콘과 열팽창률이 가까운 재료 예를들면, 마이크로머신용으로 개발된 실리콘과 열팽창률이 가까운 양극접합이 가능한 유리기판과 상기 외의 수지재료를 이용 하여도 좋다. 또한, 제 1 기판과 일부가 접합된 형태기억합금을 이용 하여도 좋다.
상기의 구조를 이용 하는 것에 의해 정확하고 또한, 신속하게 검사를 실행하는 것이 가능하기 때문에 반도체소자 혹은 전자부품은 매우 저가로 제공하는 것이 가능하다.
본 발명에 관한 실시예에 관하여 설명을 제 1도 에서 제 15도를 이용하여 설명한다.
본 발명의 한 실시예에 관한 검사용트레이의 구조에 대해서 제 1도의 평면도 및 제 2도의 단면도를 이용 하여 설명한다. 제 2도는 제 1도의 A - A의 단면도를 나타내는 것이다.
본 발명의 피검트레이의 구조는 제 2도에 나타나는 바와 같이 실리콘기판(1)에는 개별로 변형이 용이한 후레임(4)이 형성되고 후레임(4)에는 피검칩과 전기적으로 도전을 실행하기 위한 프로브(3)가 형성되어 있다. 또한, 후레임(4)의 구조로서 외지지후레임 또는 양지지 후레임의 어느쪽을 이용 하여도 좋다. 또한, 피검사체가 칩형으로 절단되어 있기 때문에 굴곡과 변형이 작은 것으로부터 다이어후레임의 구조로 하여도 좋다.
프로브(3)상에는 금속의 배선(5)이 형성되어 있다. 상기 배선(5)은 외부와의 전기적인 취급을 실행하기 때문에 전극패드(6)까지 형성되어 있다. 또한, 본실시예에서는 전극패드(6)를 프로브(3)와 동일면에 설치하고 있지만 관통배선을 배개로 프로브(3)과 반대면에 형성하여도 좋다.
실리콘기판(1)에 형성된 돌기(2)는 피검칩의 위치결정을 실행하기 위하여 설치된 것이다. 피검칩(8)은 돌기(2)에 의해 고정밀도로 위치결정되고 피검칩(8)의 복수의 전극패드(9)와 실리콘기판(1)의 프로브(3)를 정밀도 좋게 접촉시키는 것이 가능하다. 또한, 돌기(2)는 프로브(3)와 같은 높이로 형성하고 있다. 이것은 프로브(3)의 패터닝의 정밀도에서 제약되는 것으로 상세에 대해서는 후에 기술한다.
본 발명의 검사용트레이는 상기에 기술한 바와 같이 복수의 피검칩(8)을 동시에 전기적 검사를 실행하는 것이 가능하도록 후레임(4), 프로브(3), 배선(5)가 일체구조의 실리콘기판으로 형성되어 있다.
제 1도에 있어서 실리콘기판(1)에 배치한 복수의 피검칩(8)은 후레임(4)과 프로브(3)의 위치관계가 명확해지도록 점선으로 나타내고 있다. 프로브(3)는 피검칩(8)의 복수의 전극패드(9)의 위치로 맞추어 마이크로머신기술에 의해 고정밀도로 가공되어 있다. 그 위치정밀도는 ±1㎛이하이다. 또한, 프로브(3)상의 배선(5)은주위에 배치한 전극패드(6)에 접속되어 있다.
상기와 같은 구조의 검사용 트레이를 이용 하여 번인검사를 실행하는 경우에 대해서 제 3도 및 제 4도를 이용하여 설명한다. 제 3도는 본 발명의 검사용트레이에 복수의 검사용칩이 탑재된 번인검사용팩(21)의 단면도를 나타낸다.
프로브(3)와 피검칩(8)의 전기적인 접촉은 도와 같이 피검칩(8)의 전극패드(9)에 프로브(3)가 접촉할 때에 후레임(4)의 변형에 의한 반력에 의해 양호하게 실행된다. 피검칩(8)의 상측에는 완화재(10)와 누름판(11)이 배치되고 상기가 번인검사용팩(21)에 의해 고정되어 있다. 완화재(10)는 피검칩(8)의 불균일높이를 흡수하기위하여 설치되어 있다. 프로브(3)와 외부와의 전기적인 도전은 기판(1)상에 설치된 배선(5)에 의해 기판(1)상에 배치한 전극패드(6)를 돌기핀(12)로 눌러서 도전하고 돌기핀(12)에 접속된 내부배선(13)을 매개로 실행한다. 내부배선(13)은 외부에 설치한 테스터장치에 접속되고 전기신호의 수수를 실행한다.
본 발명의 번인검사용 팩의 주변장치에 관한 설명을 도 4을 이용하여 실행한다.
20은 번인검사장치, 22는 항온조이고, 그 안에 번인검사용팩(21)이 복수개배치되어 있다. 항온조의 온도관리는 온도제어기(25)에 의해 제어되고 있다. 번인검사용팩(21)에는 약 각각 2천개로 이루는 다수배선(26)이 접속되어 있고 고속스위칭회로(23)를 매개로 테스터회로(24)에 연결하고 있다. 고속스위치회로(23)는 다수배선(26)을 스위치회로를 이용하여 접속을 교체하는 것에 의해 배선수를 감소시키기 위하여 설치한 것이다. 또한, 상기 고속스위칭회로는 본 실시예에서는 실리콘에서 만들어져 있다. 상기로 인하여 번이검사용팩(21)내의 실리콘기판(1)에 고속스위칭회로(23)를 조립하는 것이 가능하고 번인검사용팩(21)에서의 배선을 대폭으로 감소시킨 구조로 하는 것이 가능하다.
번인검사장치에서는 150℃정도의 고온으로 장시간 전기적인 검사를 실행한다. 상기로 인하여 피검웨이퍼와 같은 실리콘을 기판에 이용하는 것으로 열팽창에 의한 프로브위치의 이탈등의 문제는 발생하지 않는다.
도 5에 상기 실리콘으로 이루는 기판의 마이크로머신기술을 이용한 가공공정의 단면도를 나타낸다.
처음으로 두께 500㎛(100)방위의 실리콘웨이퍼를 이용하여 0.5㎛두께의 열산화막을 형성하고 제 5(a)도에 도시하는 바와 같이 포트리소프로세스를 이용하여 실리콘웨이퍼(1)의 표면에 형성된 열산화막상에 레지스트도포·패넌노광·현상·열산화막의 에칭을 편면 에서 실행하고 프로브와 위치결정용의 돌기를 형성하기 위한 마스크패턴을 열산화막(30)에서 형성한다. 상기 후 60℃의 수산화칼륨수용액을 이용 하여 실리콘을 20㎛단차의 이방성에칭가공을 실행하였다.
상기 에칭에 의해 제 5(b)도에 도시하는 바와 같이 프로브(3) 및 위치결정용돌기(2)를 형성한다. 또한, 31은 (111)면을 나타내고 다른 결정면과 비교하여 에칭속도가 매우 느리다. 그로 인하여 (b)에 도시하는 바와 같이 에칭단면은 경사면으로 형성된다. 상기 실리콘의 에칭가공은 수산화칼륨수용액만뿐아니라 그 외의 웨트에칭액 예를들면 에틸렌지아민필로카테콜, 테트라메틸암모니윰하이드로 옥사이드, 히드라진을 이용 하는 것이 가능하다. 또한, 상기 후에 상기와 동일한 가공프로세스를 이용하여 프로브를 개개로 분리하기 위한 후레임을 미리 에칭으로 형성하여도 좋다.
상기 기술과 같이, 프로브(3)와 피검칩용 위치결정용의 돌기(2)는 동일한 높이로 형성하고 있다. 상기는 프로브(3)의 위치 및 선단형태는 고정밀도로 가공할 필요가 있기 때문에 동시에 가공하고 있기 때문이다. 또한, 레지스트도포후의 마스트의 패터닝은 마스크패턴과 전사패턴이 1:1의 노광장치를 이용한 경우 노광갭은 매우 없는 쪽이 바람직하다. 노광갭이 있으면 에칭후의 프로브선단형태가 양호하게 패터닝 불가능하기 때문이다. 또한, 위치결정돌기(2)를 앞서 형성하여 상기 후 프로브(3)를 패터닝하는 가공프로세스에서는 필연적으로 단차가 형성된 형태로 복수의 프로브(3)를 패터닝하지 않으면 되지 않고 프로브선단형태를 고정밀도로 가공하는 것이 불가능하다.
또한, 프로브(3)에서 위치결정의 돌기(2)의 높이를 높게 형성하는 경우에는 스테퍼장치등을 이용하면 마스크를 고정밀도로 전사가능하다. 또한, 실리콘의 이방성에칭을 이용하여 프로브선단부를 형성하는 경우 에칭마스크는 적정한 에칭깊이까지 에치이 종료한 시점에서 목적으로 하는 형태가 구해지도록 마스크형태를 이용한다.
또한, 포트리소프로세스를 이용 하여 레지스트도포·패턴노광·현상·열산화막의 에칭 및 실리콘이방성의 에칭을 제 5(c)도 에 나타나는 바와 같이 뒷면에서 가공을 실행하고 후레임 또는 다이어후레임(4)을 형성한다. 이 때 에칭량을 조정하는 것에 의해 최종적으로 남는 후레임 또는 다이어후레임의 두께를 자유롭게 컨트롤가능하다.
다음으로 제 5도(d)에 나타나는 바와 같이 전면에 약 1㎛두께의열산화막을 형성하고 막두께 레지스트등을 이용하여 Cr을 20nm 상에 Ni를 300nm 스퍼터링장치와 리프트오프법을 이용 하여 제 5도(e)에 나타나도록 배선(5)을 형성하였다. 또한, 프로브(3) 선단의 배선부와 전극패드(6)에 도달할 때까지의 배선이 단면도에 도시되지 않는 것은 위치결정용 돌기(2)의 음극에 배선이 숨어 있기때문이다. 실제로는 상기간의 배선은 위치결정용돌기(2)에 배선홈이 형성되어 있고 배선은 그 홈부에 형성되어 있다. 상기 배선용의 홈의 형성은 위치결정용돌기(2)를 형성할 때 형성된다. 즉 위치결정용돌기의 마스크패턴에 홈채가 만들어져 있고 에칭에 의해 배선홈을 형성하고 있다.
또한, 다른 실시예로서 위치결정용돌기(2)를 전극패드(6)의 외측에 형성하는 것에 의해 배선홈을 설치할 필요가 없는 구성도 가능하다. 상기 배선 재료는 150℃이상으로 용해시키지 않고 전기적도전이 있는 박막형성가능한 재료이면 다른재료를 사용 하여도 좋다.
배선등에 이용하는 장치도 스퍼터링장치에 한정되지 않고 증착장치 또는 CVD(Chemical Vapor Deposition)장치를 이용 하여도 좋다. 또한, 배선의 형성방법은 리프트오프법에 관계없이 기판전면에 박막을 형성한 후 포트리소를 실행하고 에칭에 의해 형성하여도 좋다. 또한, 본 발명의 프로브형성기판의 에칭가공은 이방성에칭가공에 한하지 않고, RIE(Reactive Ion Etching)장치와 이온밀링장치등의 드라이 에칭장치를 조합시켜서 에칭가공을 실행하는 것도 가능하다.
도 6은 본 발명의 다른 실시예를 나타내는 것이다.
앞서 기술한 실시예에서는 기판(1)을 이용 하여 위치결 정용 돌기(6)를 형성하였지만 본 실시예에서는 실리콘기판(1)에 후레임 또는 다이어후레임(4) 프로브(3) 금속배선(5)을 형성하고 그 위에 위치결정용의 기판(32a)을 제 2의 기판으로서 배치한 구조로 한 것이다. 즉 기판(1)과 상이한 부재(단, 재질등을 동일한 부재이다)를 이용하여 위치결정용 기판을 작성하고 상기 후 기판(1)에 접합한 것이다. 상기의 구조로 위치결정용의 기판(32a)의 높이를 크게할 수 있기 때문에 피검칩(8)의 위치결정을 보다 용이하게 하는 것이 가능하다.
또한, 위치결정기판(32a)의 높이 또는 두께는 피검칩(8)의 두께와 같거나 상기보다 두꺼운 쪽이 바람직하다. 이와 같이 두께를 피검칩(8)보다 두껍게하는 것에 의해 피검칩(8)의 두께의 불균일이 존재한 경우에서도 확실하게 위치결정이 실행되기 때문이다.
또한, 위치결정기판(32a)은 실리콘기판(1)에 접합으로 고정밀도로 위치결정된다. 위치결정기판(32a)의 가공은 마이크로머신기술을 이용 하여 양면에서 실리콘의 이방성에칭을 실행하여 형성하였다. 또한, 양면에서 실리콘의 이방성에칭을 실행하는 것에 의해 위치결정에 최적한 수직면(33)을 형성하는 것도 가능하다.
다음으로 실리콘기판(1)과 위치결정기판(32a)과의 고정밀도위치결정방법에 대해서 설명한다. 제 7도는 실리콘의 이방성에칭을 이용한 실리콘결정면위치결정방법을 나타낸 상세도이다.
동도(a)에 도시하는 바와 같이 기판(1)에는 실리콘의 이방성에칭을 이용 하여 높이(V)의 홈(16)이 형성되어 있다. 한편 위치결정기판(32b)에는 같은 실리콘의 이방성에칭을 이용하여 높이(T)의 돌기(15a)가 형성되어 있다. 또한, 홈깊이(V)는 돌기높이(T)보다 크게 에칭가공되어 있다. 양기판에 형성된 경사면은(111)면으로 이루고 동일한 54.7°의 각도로 형성되어 있다. 이로 인하여 양기판을 중접시킨 경우 양기판의 경사면이 양호하게밀착한다. 동도(a)에서는 좌측의 경사면(14a)의 바와 같이 동도(b)에서는 우측의 경사면(14b)에 밀착한다. 그로인하여 좌우 어느쪽의 경우에 있어서도 그 위치결정 정밀도는 S가 된다. 즉, 양기판에형성된 홈 또는 돌기의 가공수치에 의해 위치결정정밀도를 결정하는 것이가능하다.
또한, 홈의 형 태는 동도(c)에 도시하는 바와 같이 V홈 구조이어도 좋다. 상기는 실리콘의 이방성에칭을 이용 하여 가공을 실행하는 경우 V홈(19)가 형성된 시점에서 에칭이 급격하게 느려지기 때문에 동도(a)의 바닥면이 있는 홈과 비교 하여 가공정밀도를 향상시키는 것이 가능하기 때문이다. 또한, 실리콘의 이방성에칭과 같은 웨트에칭을 이용하지 않고, 드라이에칭을 이용 하여 홈과 돌기를 형성하여도 좋다.
제 8도에 드라이에칭을 이용하여 홈 및 돌기를 형성할 때의 단면도를 나타낸다.
실리콘기판(1)에는 수직의 단면의 홈(16b)이 위치결정기판(32b)에는 수직의 단면의 돌기(15b)가 형성되어 있다. 상기의 형태로 결정면위치결정방식의 경우보다 보다 고정밀도의 위치결정을 실행하는 것이 가능하다. 또한, 드라이에칭을 이용하여 가공하기 때문에 원주구조와 각주구조등 웨트에칭에 비하여 형태의 자유도가 증가한다.
또한, 기판간의 위치결정홈과 돌기의위치는 기판내부만아니라 기판의 외주면에서 형성하여도 좋다. 또한, 위치결정에 이용하는 홈과 돌기는 양기판의 어느측에 형성하여도 좋다.
그런데 후레임과 프로브등의 구조체를 형성하는 실리콘기판은 크게되는 만큼 굴곡과 요동이 발생한다. 그로인하여 실리콘기판과 위치결정기판에 형성한 위치결정용의 돌기와 홈이 중첩하는 높이가 적으면 움직임만으로 양기판이 위치가 이탈되어 버리는 위험이 있다.
다음으로 굴곡과 요도이 존재하는 경우에서도 위치이탈이 없는 구조에 대해서 설명한다. 제 9도는 실리콘기판에 굴곡과 요동이 존재하여도 고정밀도로 양기판의 위치결정을 실행하는 구조에 관한다.
본 실시예에서는 위치결정기판(32c)에 높이가 높은 돌기(15d)와 높이가 낮은 돌기(15c)를 형성한다. 한편 실리콘기판(1)에는 위치결정기판에형성되어 있는 각돌기에 맞춰서 깊은 홈(16d)와 얕은 홈(16C)이 형성되어 있다. 상기의 각 홈은 돌기의 높이보다 깊게 형성되어 있다.
즉, 돌기(15c)와 홈(16c)은 양기판을 고정밀도로 위치맞춤하기 위한 것으로 수치정밀도도 고정밀도로 형성한다. 한편 돌기(15d)와 홈(16d)은 양기판을 중첩시킬때에 발생하는 굴곡과 요동에 의해 생기는 이탈을 억제하기 위하여 설치된 것으로 수치정밀도도 고정밀도로 형성할 필요는 없다. 이와 같은 구조를 형성하는 것에 의해 2매의 기판의 취급이 용이해지고 굴곡과 요동에 의해 기판이 이탈되어 버리는 경우는 없다.
제 10도는 실리콘기판과 위치결정기판을 맞춰서 검사용트레이를 구성한 평면도이다.
동도(a)는 실리콘웨이퍼상에 형성한 검사용 트레이(19)를 도시하고 있고, 피검칩(8)이 9개배치되어 있다. 미도시이지만 검사용 트레이(19)에 형성된 복수의프로브와 피검칩(8)의 전극패드는 고정밀도로 가공된 홈 및 돌기(17)에 의해 고정밀도로 위치결정되고 있다. 또한, 기판의 굴곡등은 그 주위에 형성한 홈 및 돌기(18)에 의해 억제된다. 또한, 본 발명에 있어서의 검사용트레이의 형은 실리콘웨이퍼와 같은 원형이 아니어도 좋다.
동도(b)와 같이 동도(a)와 같이 형성한 것을 다이싱등에 의해 절단하고 상기를 별도의 트레이기판(7)에 집합하는 것에 의해 피검칩(8)을 다량으로 검사가능한 트레이를 만드는 것이 가능하다. 상기의 경우 기판에 굴곡과 요동이 존재하는 경우에서도 깊이 형성한 홈 및 돌기(18)에 의해 억제되고 트레이기판(7)에서의 조립도 용이하게 가능하고 고정밀도로 가공된 홈 및 돌기(17)에 의해 수십개의 피검칩은 개객로 고정밀도로 위치결정되어 있다.
또한, 실리콘기판과 위치결정기판과의 위치맞춤 접합에 접합기술을 이용 하여도 좋다. 상기의 경우 번인검사에 잇어서의 온도 150℃이상으로 금속배선이 변형과 용해가 일어나지 않는 온도이하의 접합기술이 바람직하다.
제 11도 는 접합에 의해 고정하는 일례를 나타낸 단면도이다.
실리콘으로 이루는 위치결정기판(32b)과 기판(1)과는 인서트재(41)에 의해 고정되어 있다. 인서트재(41)는 금-실리콘, 금-도금, 납-도금등의 합금이 좋다. 상기의 다른 고온접착제 진공중에서 아톰빔과 이온빔으로 표면을 활성화 시킨 후 접합하는 표면활성화 접합등의 접합법을 이용하여도 좋다. 또한, 접합면적은 위치결정기판의 전면접합이 바람직하지만 일부분만의 접합에서도 본 발명의 기능은 상실하지 않는다.
위치결정기판의 재질은 피검칩의 전극패드와 검사용트레이의프로브가 양호하게 접촉가능한 위치맞춤이 가능한 재질이면 실리콘이외의 재질을 이용하여도 좋다. 즉 열팽창률이 가까운 재료가 바람직하다.
제 12도에 실리콘이외의 재료로서 유리기판을 위치결정기판에 이용한 실시예를 나타낸다. 위치결정기판에 유리기판(34)을 이용하여 양극접합에 의해 고정하는 것이 가능하고 고정밀도로 접합가능하다. 상기 유리기판(34)에는 마이크로머신용에 개발된 실리콘과 열팽창률이 가까운 것을 이용하는 것이 가능하다. 그외의 수지재료를 이용하여도 좋다.
또한, 제 13도에 실리콘 이외의 재료로서 형태기억합금을 위치결정기판에 이용한 실시예를 나타낸다.
위치결정기판(35)에 형태기억합금을 이용하여 동도(a)에 나타나는 바와 같이 실리콘기판(1)과 위치결정기판(35)의 일부가 접합층(36)에 의해 고정되어 있다. 이 때 피검칩(8)의 전극패드(9)와 프로브(3)과의 위치는 크게 사이하다. 상기를번인검사등의 검사온도로 올리는 것에 의해 동도(b)에 나타나는 바와 같이 형태기억합금으로 이루는 위치결정기판(35)가 미리설정한 갭까지 화살표(37)의 방향으로 이어지고 피검칩(8)의 전극패드(9)와 프로브(3)와의 위치를 자동적으로 맞추어 온다.
본 실시예에 의하면 위치결정기판간의 갭이 크게 취해지기 때문에 피검칩을 검사용트레이에 배치하는 것이 용이하고 작업시간의 단축으로 연결되어 코스트저감이 도모된다.
본 발명의 검사용트레이의 외부와의 전기적인 취급을 실행하는 실리콘기판의 전극패드는 프로브측만아니라 프로브형성면과 반대측에 형성하여도 좋다.
본 발명의 실리콘기판을 이용한 관통배선의 각종방식에 대해서 제 14도를 이용하여 설명한다.
제 14도(a)는 실리콘기판(1)의상부측에서 이방성에칭에 의해 관통구(42)를 형성한 것이다. 관통구(42)를 형성후, 이산화규소로 이루는 열산화막을 형성하고 그 위에 배선(5)을 형성하고 있다. 에칭면은(111)면에의해 형성되고 금속배선은 상기 에칭면의 전면에 형성되어 있는 것이 바람지하다. 상기는 경사면에 배선패턴을 형성하는 것은 불가능하지 않지만 패드의 수치가 작기때문에 기술적으로 곤란함때문이다.
또한, 관통구(42)는 한측에서 에칭하여 형성하는 뿐 아니라 실리콘기판(1)의 양측에서 이방성에칭에 의해 형성하여도 좋다. 양측에서 에칭하는 방식을 이용하는 것에 의해 한측에서 에칭하는 방시과 비교하여 개구부를 작게 형성하는 것이 가능하다. 상기로 인하여 일정한 스페이스에서 취출시키는 패드수를 증가시키는 것이 가능하다.
이상의 이방성에칭을 이용 하여 형성한 관통구에 42는 경사면이 형성되기 때문에 스퍼터링장치와 증착장치 혹은 도금장치를 이용 하여 형성하여도 양호하게 배선이 형성된다. 또한, 일정한 스페이스에서 취출시키는 패드수를 증가시키는 수단으로서는 동도(b)에 도시하는 바와 같이 ICP-RIE 장치를 이용하여 실리콘기판(1)에 수직관통구(38)을 형성하는 방식을 이용하는 것도 가능하다.
배선방법은 전면에 열산화막을 형성하고 편면에 금속박막을 형성한 후, 도금장치를 이용하여 전기도금을 실행하고 관통구를 금속으로 매입하는 방식을 이용한다. 상기는 실리콘기판(1)에 형성된 수직관통구(38)에 스퍼터링장치와 증착장치를 이용하여 박막을 형성하여도 수직면의 측벽에 박막이 형성되지 않기 때문이다.
이와 같이 형성한 검사용트레이를 번인검사등에 이용하는 검사용팩과의 위치결정을 용이하게 하기 위한 방식을 제 15도에 나타낸다. 실리콘기판(1)과 검사용팩과의 위치결정은 기판(1)의 단면(40)을 이용하거나 혹은 고정밀도로 가공한 관통구(39)를 기준으로 하는 것이 가능하고 다른 기판과의 조립이 용이할 수 있다.
이상과 같이, 구성한 검사용 트레이에서는 피검칩의 크기에 맞추어서 외부와의 전기적도전을 실행하는 복수의 전극패드를 자유롭게 배치가능하다. 즉, 복수의 전극패드의 간격 및 프로브에서 전극패드까지의 배선의 길이를 자유롭게 설정가능하다. 또한, 금속 배선은 개개로 독립한 배선으로 되어 있기 때문에 예를들면 산화규소등의 절연물로 덮혀지고 있는 것이 바람직하다.
또한, 본 발명의 검사용트레이를 이용한 구조는 번인구조로 보지않고 그외의 검사에도 이용하는 것이 가능하다. 그로인하여 검사시간의 단축화에 의해 코스트저감이 도모된다.
상기 도시한 본 발명의 각구조체는 피검칩의 전극패드와 동일한 수만큼 형성하는 것이 아니고 예를들면 복수개 형성하여도 좋다. 피검웨이퍼의 검사에 있어서 프로브가 수명에 의해 사용불가능해진 경우에서도, 상기와 같이 프로브를 복수개형성해두는 것에 의해 위치를 변경하는 것만으로 또한, 새로운 검사용트레이로서 이용하는 것이 가능하다.
이상으로 도시한 본 발명을 번인검사장치에 적용한 결과 피검웨이퍼의 전극패드와 프로브단말단자와의 접촉저항이 0.5Ω이하로 낮고 테스트주파수도 200MHz이상 구해졌다. 또한, 이 때의 수명은 30만회 이상이었다.
또한, 본 발명은 피검웨이퍼의 전극패드의 검사를 확실하게 실행하는 것이 가능하기 때문에 LSI용의 전극 및 미세패턴 인출용 혹은 접속용의 커넥터등에 이용하는 것이 가능하다.
본 발명의 검사용트레이에 의하면 구조재료로서 신뢰성이 높은 실리콘을 이용하여 피검칩을 고정밀도로 위치결정이 가능하기 때문에 피검칩의 복수의 전극패드에 프로브를 확실하게 접촉시키는 것이 가능하다. 또한, 마이크로머신기술을 이용하여 가공가능하기 때문에 양산성이 우수하고 협피치의 반도체디바이스 검사가 가능하여 저코스트로 신뢰성이 높은 반도체디바이스를 제공가능하다.

Claims (6)

  1. 실리콘으로 이루는 제 1의 기판상에 복수의 프로브를 배치하고 상기 프로브에 복수의 반도체소자의 각 전극패드를 접촉시켜 반도체소자를 검사하는 반도체소자검사용기판의 제조방법에 있어서,
    제 1의 기판의 한쪽측면상에 복수의 프로브용돌기와 위치맞춤용 돌기를 형성하는 공정과,
    상기 제 1의 기판의 다른면측에 상기 프로브용의 후레임 또는 다이어후레임을 형성하는 공정과,
    상기 프로브상에서 제 1의 기판상에 설치한 전극패드간에 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자검사용기판의 제조방법.
  2. 청구항 1에 있어서,
    상기 제 1의 제조기판과는 별도의 제 2의 기판에 위치결정을 실행하기 위한 돌기를 형성하고,
    상기 제 2의 기판을 상기 제 1의 기판에 접합하는 공정을 포함하는 것을 특징으로 하는 반도체소자검사용 기판의 제조방법.
  3. 청구항 2에 있어서,
    상기 제 2 기판에 실리콘을 이용하여, 제 1기판과 제 2기판의 위치결정을 실행하기 위한 돌기 혹은 홈을 형성하는 공정을 가지는 것을 특징으로 하는 반도체소자검사용기판의 제조방법.
  4. 청구항 3에 있어서,
    상기 돌기 혹은 홈이 실리콘이방성에칭에 의해 형성되고, (111)결정면으로 이루어지는 것을 특징으로 하는 반도체소자검사용기판의 제조방법.
  5. 청구항 2에 있어서,
    상기 검사용트레이의 제 1기판 및 제 2기판이 접합되어 있는 것을 특징으로 하는 반도체소자검사용기판의 제조방법.
  6. 청구항 5에 있어서,
    상기 제 2기판에 나트륨이 포함되는 유리 혹은 형태기억합금을 이용하는 것을 특징으로 하는 반도체소자검사용기판의 제조방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003328160A (ja) * 2002-05-07 2003-11-19 Sumitomo Electric Ind Ltd ZnSe回折型光学部品およびその製造方法
CN100447573C (zh) * 2002-07-15 2008-12-31 佛姆费克托公司 微电子弹簧触点上的基准对准标记
US6812046B2 (en) * 2002-07-29 2004-11-02 Sun Microsystems Inc. Method and apparatus for electronically aligning capacitively coupled chip pads
US7658709B2 (en) * 2003-04-09 2010-02-09 Medtronic, Inc. Shape memory alloy actuators
US6832478B2 (en) * 2003-04-09 2004-12-21 Medtronic, Inc. Shape memory alloy actuators
JP5192232B2 (ja) * 2004-06-21 2013-05-08 カプレス・アクティーゼルスカブ プローブの位置合せを行なう方法
JP5105736B2 (ja) * 2005-10-31 2012-12-26 株式会社東芝 プリント回路板、電子機器、およびプリント回路板の製造方法
JP4518041B2 (ja) * 2006-05-19 2010-08-04 エルピーダメモリ株式会社 プローブカード
US20080290885A1 (en) * 2007-05-23 2008-11-27 Texas Instruments Incorporated Probe test system and method for testing a semiconductor package
US20090137097A1 (en) * 2007-11-26 2009-05-28 United Microelectronics Corp. Method for dicing wafer
JP5285469B2 (ja) * 2009-03-02 2013-09-11 フォームファクター, インコーポレイテッド 超小型電子ばね接触子の基準位置合わせ目標
US8742545B2 (en) * 2009-04-15 2014-06-03 Sunovel Suzhou Technologies Ltd. Substrate strip plate structure for semiconductor device and method of manufacturing the same
WO2017104103A1 (ja) * 2015-12-17 2017-06-22 パナソニックIpマネジメント株式会社 接続構造体

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6142482A (ja) 1984-08-03 1986-02-28 Mitsubishi Heavy Ind Ltd Migによる初層裏波溶接用開先構造
JPS6142482U (ja) * 1984-08-23 1986-03-19 日本電信電話株式会社 電子回路搭載チツプ測定用基板
JPS63220533A (ja) * 1987-03-10 1988-09-13 Citizen Watch Co Ltd 時計用icの実装構造
JPH02161739A (ja) * 1988-12-14 1990-06-21 Fujitsu Ltd 回路基板装置の製造方法
US4965865A (en) * 1989-10-11 1990-10-23 General Signal Corporation Probe card for integrated circuit chip
JPH0456244A (ja) 1990-06-25 1992-02-24 Matsushita Electron Corp ベアチップのバーンイン方法
JPH0763788A (ja) * 1993-08-21 1995-03-10 Hewlett Packard Co <Hp> プローブおよび電気部品/回路検査装置ならびに電気部品/回路検査方法
US5419807A (en) * 1993-09-03 1995-05-30 Micron Technology, Inc. Method of providing electrical interconnect between two layers within a silicon substrate, semiconductor apparatus, and method of forming apparatus for testing semiconductor circuitry for operability
JP3502874B2 (ja) * 1994-06-03 2004-03-02 株式会社ルネサステクノロジ 接続装置およびその製造方法
US5880010A (en) * 1994-07-12 1999-03-09 Sun Microsystems, Inc. Ultrathin electronics
US5854558A (en) * 1994-11-18 1998-12-29 Fujitsu Limited Test board for testing a semiconductor device and method of testing the semiconductor device
JPH0954116A (ja) 1995-08-10 1997-02-25 Nippon Denshi Zairyo Kk 高温測定用プローブカード
JP3838381B2 (ja) * 1995-11-22 2006-10-25 株式会社アドバンテスト プローブカード
US5869974A (en) * 1996-04-01 1999-02-09 Micron Technology, Inc. Micromachined probe card having compliant contact members for testing semiconductor wafers
JP2940475B2 (ja) * 1996-06-24 1999-08-25 日本電気株式会社 Icのパッケージ、icのプローバ及びそれらの製造方法
JPH10190005A (ja) 1996-12-25 1998-07-21 Mitsubishi Materials Corp 半導体慣性センサ及びその製造方法
US5834945A (en) * 1996-12-31 1998-11-10 Micron Technology, Inc. High speed temporary package and interconnect for testing semiconductor dice and method of fabrication
US5952840A (en) * 1996-12-31 1999-09-14 Micron Technology, Inc. Apparatus for testing semiconductor wafers
US5894161A (en) * 1997-02-24 1999-04-13 Micron Technology, Inc. Interconnect with pressure sensing mechanism for testing semiconductor wafers
US5931685A (en) * 1997-06-02 1999-08-03 Micron Technology, Inc. Interconnect for making temporary electrical connections with bumped semiconductor components
US5982132A (en) * 1997-10-09 1999-11-09 Electroglas, Inc. Rotary wafer positioning system and method
US6130148A (en) * 1997-12-12 2000-10-10 Farnworth; Warren M. Interconnect for semiconductor components and method of fabrication
US6103613A (en) * 1998-03-02 2000-08-15 Micron Technology, Inc. Method for fabricating semiconductor components with high aspect ratio features

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Publication number Publication date
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