JPH0456244A - ベアチップのバーンイン方法 - Google Patents

ベアチップのバーンイン方法

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Publication number
JPH0456244A
JPH0456244A JP16720890A JP16720890A JPH0456244A JP H0456244 A JPH0456244 A JP H0456244A JP 16720890 A JP16720890 A JP 16720890A JP 16720890 A JP16720890 A JP 16720890A JP H0456244 A JPH0456244 A JP H0456244A
Authority
JP
Japan
Prior art keywords
chips
burn
board
chip
defective
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP16720890A
Other languages
English (en)
Inventor
Yasuyuki Sakashita
阪下 靖之
Tetsuo Tanabe
田辺 鉄男
Seiichi Kageyama
影山 精一
Ryuichi Sawara
隆一 佐原
Ryutaro Arakawa
竜太郎 荒川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP16720890A priority Critical patent/JPH0456244A/ja
Publication of JPH0456244A publication Critical patent/JPH0456244A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体のベアチップの処理方法に関するもので
ある。
従来の技術 各種電子機器の高密度、高機能化が進むなかで、ICの
実装形態も従来のビン挿入タイプのIC(DIF)実装
から、表面実装タイプのIC(QFP、PLCC等)の
実装へ進展し、さらに小型薄型化のためにベアチップを
直接基板へ搭載するチップオンボード実装へと進んでい
る。
発明が解決しようとする課題 ベアチップ実装での第1の問題は、従来のパッケージさ
れたICで実施されてきたバーンイン工程がベアチップ
では行なうことが困難で、このため、チップ供給メーカ
は、十分な品質保証がなされないまま、ユーザに供給せ
ざるを得ないことにあった。
従来は、ベアチップを搭載するユーザ側で、セットある
いはモジュール状態でバーンインに相当するスクリーニ
ング工程を設け、不良チップはリペアしている。
本発明の目的は、今後拡大が予想されるベアチップ供給
に対し、チップ供給メーカ側の品質保証を改善すること
にある。
課題を解決するための手段 本発明は、あらかじめ、突起電極を設けたベアチップを
フェイスダウン状に低融点はんだで搭載した専用基板に
より、バーンインを実施し、特性試験により、チップの
良否を選別後、再び低融点はんだを溶融して良品チップ
のみを収納する工程を備えたものである。
作用 本発明によると、ベアチップの段階でバーンインを施し
、同チップの良否判定を行ったのちに、良品チップのみ
を選別収納できるので、ベアチップ状態の供給が安定し
、品質保証面で大幅な改善ができる。
実施例 以下に、本発明にかかるベアチップ状態でバーンイン工
程を行ない品質保証を行なうための方法を記す。
(1)ベアチップの電極パッド上に突起電極(バンブ)
をメツキ法、ポールボンディング法等の方法により形成
する。
(2)  一方、ベアチップを搭載するバーンイン基板
はチップのバンプに対応する位置にパッドを配し、印刷
により、クリームはんだを定量供給する。
このクリームはんだはヘアチップ素子への熱影脣を軽減
し、かつバーンイン工程の雰囲気温度以上の融点をもつ
特殊はんだを用いる。
(3)チップと基板の位置合せ後、リフローによりチッ
プを基板に搭載する。
(4)  この状態で基板をバーンイン炉内に設置し、
バーンイン工程を行う。
(5)その後、特性試験により、チップの良、不良選別
をマークする。
(6)  チップ部を再加熱することにより、チップを
取りはずし、良品チップのみを所定のトレイ、又はテー
プベ収納する。
本発明の実施例を第1図の工程流れ図を用いて説明する
1はバンプが形成されたベアチップを収納したチップト
レイ、2はバーンイン用基板でチップ搭載位置には、あ
らかじめ、印刷で低融点クリームはんだが供給されてい
る。チップ1を基板2上に、位置合せ後、リフローによ
り接続し、ベアチップを搭載したバーンイン用基板3を
作る。この基板3をバーンインのマザーボード4に設置
し、バーンイン炉内で所定の条件で動作させる。
その後、マザーボード4より、基板を取りはずし、特性
試験を行ない、良、不良チップを選別する。さらにチッ
プ部を再加熱し、チップ取りはずし装置(図示せず)に
より、チップを取りはずし、良品、不良品別に、それぞ
れのチップトレイ5.6に収納する。
発明の効果 本発明のベアチップバーンイン方法により、ヘアチップ
状態でのバーンインが可能となり、従来より問題であっ
たベアチップ状態の供給での品質保証は大幅に改善され
る。
【図面の簡単な説明】
第1図1さ本発明の実施例工程を示す工程流れ図である
。 1・・・・・・バンブ形成されたベアチップ、2・・・
・・・バーンイン用基板、3・・・・・・ベアチップを
搭載したバーンイン用基板、4・・・・・・バーンイン
用マザーボード、5・・・・・・良品のみ収納したチッ
プトレイ、6・・・・・・不良品のみ収納したチップト
レイ。 第1図

Claims (1)

    【特許請求の範囲】
  1.  あらかじめ、突起電極を設けたベアチップをフェイス
    ダウン状に低融点はんだで搭載した専用基板により、バ
    ーンインを実施し、特性試験により、チップの良、不良
    を選別後、再び低融点はんだを溶融して良品チップのみ
    を選別収納することを特徴とするベアチップのバーンイ
    ン方法。
JP16720890A 1990-06-25 1990-06-25 ベアチップのバーンイン方法 Pending JPH0456244A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566149B1 (en) 1998-09-16 2003-05-20 Hitachi, Ltd. Method for manufacturing substrate for inspecting semiconductor device
US7501701B2 (en) 2004-01-13 2009-03-10 Infineon Technologies Ag Rewiring substrate strip having a plurality of semiconductor component positions

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566149B1 (en) 1998-09-16 2003-05-20 Hitachi, Ltd. Method for manufacturing substrate for inspecting semiconductor device
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