JPH08101242A - 回路配線基板の回路検査方法 - Google Patents
回路配線基板の回路検査方法Info
- Publication number
- JPH08101242A JPH08101242A JP6236463A JP23646394A JPH08101242A JP H08101242 A JPH08101242 A JP H08101242A JP 6236463 A JP6236463 A JP 6236463A JP 23646394 A JP23646394 A JP 23646394A JP H08101242 A JPH08101242 A JP H08101242A
- Authority
- JP
- Japan
- Prior art keywords
- brazing material
- circuit
- wiring board
- circuit wiring
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】
【目的】回路配線基板の検査時、プローバーにより端子
接続パッドに損傷を与えない回路検査方法を提供する。 【構成】回路配線基板の検査時、最初に端子接続パッド
にろう材を配し、その後、プローバーを前記ろう材に接
触して回路検査を行なう。 【効果】プローバーをろう材を介して端子接続パッドに
接続するので端子接続パッドは傷つかない。また、端子
接続パッドに電子部品を接続するとき前記ろう材を使用
でき、ろう材を検査時に端子接続パッド上に配しても問
題ない。
接続パッドに損傷を与えない回路検査方法を提供する。 【構成】回路配線基板の検査時、最初に端子接続パッド
にろう材を配し、その後、プローバーを前記ろう材に接
触して回路検査を行なう。 【効果】プローバーをろう材を介して端子接続パッドに
接続するので端子接続パッドは傷つかない。また、端子
接続パッドに電子部品を接続するとき前記ろう材を使用
でき、ろう材を検査時に端子接続パッド上に配しても問
題ない。
Description
【０００１】
【産業上の利用分野】本発明は、端子接続パット上にろ
う材を配した回路配線基板の回路検査方法に関する。
う材を配した回路配線基板の回路検査方法に関する。
【０００２】
【従来の技術】ＬＳＩ（大規模集積回路）の高速動作、
高集積化に伴い、多数のＬＳＩを搭載した電子回路装置
では、回路配線基板への高密度実装技術が重要である。
すなわち、高密度化を行うことによりＬＳＩ間の配線経
路を短くし、電気信号の基板内配線遅延時間の短縮を図
り、電子回路装置としての高速動作を可能にすることが
できる。
高集積化に伴い、多数のＬＳＩを搭載した電子回路装置
では、回路配線基板への高密度実装技術が重要である。
すなわち、高密度化を行うことによりＬＳＩ間の配線経
路を短くし、電気信号の基板内配線遅延時間の短縮を図
り、電子回路装置としての高速動作を可能にすることが
できる。
【０００３】高密度実装技術としては、例えば、ＬＳＩ
チップ面の電極に、金属バンプを形成し、このバンプを
介して上記チップを回路基板上にフェイスダウンボンデ
ィングするフリップチップ実装方式がある。
チップ面の電極に、金属バンプを形成し、このバンプを
介して上記チップを回路基板上にフェイスダウンボンデ
ィングするフリップチップ実装方式がある。
【０００４】また、ＬＳＩの高密度化によりＬＳＩチッ
プの端子数が増えるため、回路配線基板の作成には、微
細、多点の接続端子形成技術が要求される。
プの端子数が増えるため、回路配線基板の作成には、微
細、多点の接続端子形成技術が要求される。
【０００５】ところで、このような回路配線基板の製造
方法として、たとえば、特開平３−６２９９２号公報に
記載されている。この方法は、膜厚５００ÅのＣｒ、そ
のうえに膜厚５μｍのＣｕ、膜厚１５００ÅのＣｒをも
うけ、これら金属薄膜を配線分離し回路を形成してい
る。
方法として、たとえば、特開平３−６２９９２号公報に
記載されている。この方法は、膜厚５００ÅのＣｒ、そ
のうえに膜厚５μｍのＣｕ、膜厚１５００ÅのＣｒをも
うけ、これら金属薄膜を配線分離し回路を形成してい
る。
【０００６】
【発明が解決しようとする課題】上記特開平３−６２９
９２号に記載されている回路基板の回路検査をする際、
以下に示すような課題があった。
９２号に記載されている回路基板の回路検査をする際、
以下に示すような課題があった。
【０００７】（１）膜厚５．２μｍの金属薄膜に検査用
プローバーでプロービングする際、金属薄膜に損傷を与
えてしまう。
プローバーでプロービングする際、金属薄膜に損傷を与
えてしまう。
【０００８】（２）プロービングする際に充分な接触面
積を確保するためには、プローバーおよび接続端子の表
面積を大きくする必要があるが、高密度化には適さな
い。
積を確保するためには、プローバーおよび接続端子の表
面積を大きくする必要があるが、高密度化には適さな
い。
【０００９】本発明の目的は、接続端子にプロービング
する際、接続端子に損傷をあたえず配線の断線、配線間
の短絡検査できる回路配線基板の検査方法を提供するこ
とにある。
する際、接続端子に損傷をあたえず配線の断線、配線間
の短絡検査できる回路配線基板の検査方法を提供するこ
とにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の回路配線基板は、接続端子上にろう材を配
したものである。
に、本発明の回路配線基板は、接続端子上にろう材を配
したものである。
【００１１】この回路配線基板において、接続端子上の
ろう材は、接続端子上に充分な厚さをもって配すること
が好ましい。このようにすれば、接続端子にプロービン
グした際にプローバーはろう材と接触し接続端子は損傷
を受けずに検査することができる。本発明の回路配線基
板の修復方法は、接続端子上に配したろう材を溶融〜冷
却する工程を行なうことにより修復できる。この回路配
線基板において接続端子上に配するろう材は、回路基板
の作成に必要な温度より充分に低い溶融温度のろう材を
選択することが好ましい。
ろう材は、接続端子上に充分な厚さをもって配すること
が好ましい。このようにすれば、接続端子にプロービン
グした際にプローバーはろう材と接触し接続端子は損傷
を受けずに検査することができる。本発明の回路配線基
板の修復方法は、接続端子上に配したろう材を溶融〜冷
却する工程を行なうことにより修復できる。この回路配
線基板において接続端子上に配するろう材は、回路基板
の作成に必要な温度より充分に低い溶融温度のろう材を
選択することが好ましい。
【００１２】
【作用】本発明の回路配線基板によれば、接続端子に損
傷を与えずに配線の断線、配線間の短絡を検査すること
ができる。また、ろう材に受けた損傷も修復できるため
ＬＳＩチップを接続後の接続信頼性が向上する。
傷を与えずに配線の断線、配線間の短絡を検査すること
ができる。また、ろう材に受けた損傷も修復できるため
ＬＳＩチップを接続後の接続信頼性が向上する。
【００１３】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。
る。
【００１４】図１は、本発明の一実施例の回路配線基板
の検査方法を示す斜視図である。回路配線基板の接続端
子１−１〜１−５上にろう材３に配している。接続端子
１−１、１−２、１−４は、配線２−１を介して、接続
端子１−３、１−５は、配線２−２を介してそれぞれ回
路配線基板で接続されている。接続端子は、ろう材と接
合性のよいＮｉ蒸着し、所望の形状にエッチング後Ａｕ
めっきしたものを用い配線には、Ｃｕを用いた。ろう材
は、比較的低温で溶融するＰｂ−Ｓｎ合金を用いた。プ
ローバー４−１〜４−５は、接続端子１−１〜１−５に
対応し接続端子上に配したろう材に接触し配線の断線、
配線間の短絡を検査する検査装置５に接続されている。
プローバーで接触後接続端子上のろう材に残った損傷は
ろう材を溶融温度以上に加熱することにより除去でき
る。ろう材の加熱方法は、回路配線基板ごとベーク炉に
入れるオーブン炉やレーザーで局所的に加熱する等のい
ずれの手段でもよい。
の検査方法を示す斜視図である。回路配線基板の接続端
子１−１〜１−５上にろう材３に配している。接続端子
１−１、１−２、１−４は、配線２−１を介して、接続
端子１−３、１−５は、配線２−２を介してそれぞれ回
路配線基板で接続されている。接続端子は、ろう材と接
合性のよいＮｉ蒸着し、所望の形状にエッチング後Ａｕ
めっきしたものを用い配線には、Ｃｕを用いた。ろう材
は、比較的低温で溶融するＰｂ−Ｓｎ合金を用いた。プ
ローバー４−１〜４−５は、接続端子１−１〜１−５に
対応し接続端子上に配したろう材に接触し配線の断線、
配線間の短絡を検査する検査装置５に接続されている。
プローバーで接触後接続端子上のろう材に残った損傷は
ろう材を溶融温度以上に加熱することにより除去でき
る。ろう材の加熱方法は、回路配線基板ごとベーク炉に
入れるオーブン炉やレーザーで局所的に加熱する等のい
ずれの手段でもよい。
【００１５】
【発明の効果】以上の説明から明らかなように、本発明
によれば回路配線基板の端子接続パットに損傷を与えず
に回路配線の検査ができ、端子接続パット上に配したろ
う材に残った損傷も除去できた。そのためＬＳＩなどの
電子部品を接続する際に接続部の接続信頼性を向上でき
た。また、端子接続パット上に配したろう材は、そのま
ま電子部品の接続に用いることができ製造工程上も短縮
できる。
によれば回路配線基板の端子接続パットに損傷を与えず
に回路配線の検査ができ、端子接続パット上に配したろ
う材に残った損傷も除去できた。そのためＬＳＩなどの
電子部品を接続する際に接続部の接続信頼性を向上でき
た。また、端子接続パット上に配したろう材は、そのま
ま電子部品の接続に用いることができ製造工程上も短縮
できる。
【図１】本発明の一実施例の回路配線基板の検査方法を
示す斜視図。
示す斜視図。
１−１〜１−５…端子接続パット、 ２−１〜２−
２…配線、３…ろう材、 ４−１〜４−５…プロー
バー、 ５…検査装置。
２…配線、３…ろう材、 ４−１〜４−５…プロー
バー、 ５…検査装置。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/46 Ｗ 6921−4Ｅ
Claims (1)
- 【請求項１】電子回路部品が搭載される表面に設けられ
た複数の端子接続パットと、少なくとも基板内部に設け
られた複数の配線とを有する回路配線基板の回路検査方
法において、前記端子接続パット上にろう材を配し、そ
の後、プローバーを、前記ろう材に接触して回路検査を
行うことを特徴とする回路配線基板の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236463A JPH08101242A (ja) | 1994-09-30 | 1994-09-30 | 回路配線基板の回路検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236463A JPH08101242A (ja) | 1994-09-30 | 1994-09-30 | 回路配線基板の回路検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08101242A true JPH08101242A (ja) | 1996-04-16 |
Family
ID=17001122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6236463A Pending JPH08101242A (ja) | 1994-09-30 | 1994-09-30 | 回路配線基板の回路検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08101242A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688507B1 (ko) * | 2004-12-08 | 2007-03-02 | 삼성전자주식회사 | 반도체 칩 검사 장치 및 이를 이용한 반도체 칩 검사 방법 |
| JP2011071450A (ja) * | 2009-09-28 | 2011-04-07 | Murata Mfg Co Ltd | 部品内蔵基板の製造方法 |
-
1994
- 1994-09-30 JP JP6236463A patent/JPH08101242A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688507B1 (ko) * | 2004-12-08 | 2007-03-02 | 삼성전자주식회사 | 반도체 칩 검사 장치 및 이를 이용한 반도체 칩 검사 방법 |
| JP2011071450A (ja) * | 2009-09-28 | 2011-04-07 | Murata Mfg Co Ltd | 部品内蔵基板の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5193732A (en) | Apparatus and methods for making simultaneous electrical connections | |
| US5378981A (en) | Method for testing a semiconductor device on a universal test circuit substrate | |
| US5029386A (en) | Hierarchical tape automated bonding method | |
| US5002895A (en) | Wire bonding method with a frame, for connecting an electronic component for testing and mounting | |
| US6825678B2 (en) | Wafer level interposer | |
| US5288007A (en) | Apparatus and methods for making simultaneous electrical connections | |
| JPH0621326A (ja) | Ｐｃｂ基板上の多重パッケージ・モジュールとその作成方法 | |
| JP2000111576A (ja) | コンタクトストラクチャのパッケ―ジング・相互接続 | |
| JP2002005960A (ja) | プローブカードおよびその製造方法 | |
| JP3052074B2 (ja) | 集積回路チップのバーンインテスト基板及びこれを用いたノウングッドダイの製造方法 | |
| US20020061668A1 (en) | Probe card and method of fabricating same | |
| JP2928484B2 (ja) | Ｉｃチップの試験のための方法および装置 | |
| US5897193A (en) | Semiconductor wafer | |
| JP2715793B2 (ja) | 半導体装置及びその製造方法 | |
| US6245582B1 (en) | Process for manufacturing semiconductor device and semiconductor component | |
| US20020146920A1 (en) | Method of soldering contact pins and the contact pins | |
| JPH08101242A (ja) | 回路配線基板の回路検査方法 | |
| JP3050172B2 (ja) | フリップチップｉｃの検査方法及び検査用基板 | |
| JPH0823015A (ja) | ソルダーバンプを有するノウングッドダイの製造方法 | |
| US6281693B1 (en) | Semiconductor device test board and a method of testing a semiconductor device | |
| JP3193100B2 (ja) | 半導体装置 | |
| JPH01256141A (ja) | 半田付け方法 | |
| JPH02106943A (ja) | 半導体集積回路の実装構造 | |
| KR20000007516A (ko) | 플립 칩 번-인 테스트 기판 및 이를 이용한 번-인 테스트방법 | |
| JP3119245B2 (ja) | ウェハ検査用補助プローブカード及びウェハ検査方法 |