JPH0621326A - Ｐｃｂ基板上の多重パッケージ・モジュールとその作成方法 - Google Patents

Ｐｃｂ基板上の多重パッケージ・モジュールとその作成方法

Info

Publication number
JPH0621326A
JPH0621326A JP5123136A JP12313693A JPH0621326A JP H0621326 A JPH0621326 A JP H0621326A JP 5123136 A JP5123136 A JP 5123136A JP 12313693 A JP12313693 A JP 12313693A JP H0621326 A JPH0621326 A JP H0621326A
Authority
JP
Japan
Prior art keywords
material substrate
board material
semiconductor
semiconductor dies
board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5123136A
Other languages
English (en)
Inventor
Paul T Lin
ポール・ティー・リン
James W Sloan
ジェイムズ・ウッドソン・スローン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH0621326A publication Critical patent/JPH0621326A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】 【目的】 ＰＣＢ材料基板上の半導体多重パッケージ・
モジュール１０が提供され、半導体ダイはＰＣＢ材料基
板１８上に直接搭載され、それにより顧客レベルでの後
のボード搭載が必要なくなる。 【構成】 複数の半導体ダイが搭載され、複数のエッジ
・コネクタ２０を有するＰＣＢ材料基板１８上の複数の
回路トレース２２に電気的に接続される。複数の回路ト
レース２２は、半導体ダイをエッジ・コネクタ２０に接
続し、さらにダイ間で電気的に相互接続する導電性経路
を有する。半導体ダイはモールド化合物によりＰＣＢ材
料基板１８に直接オーバーモールドされ、別々のパッケ
ージ・ボディを有する個々の半導体装置１２，１４，１
６が形成される。個別化されたパッケージ・ボディによ
って、ＰＣＢ材料基板１８から機能していない半導体装
置のみを取り出すことによりモジュールを修理すること
ができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、半導体多重パ
ッケージ・モジュールに関する。さらに詳しくは、基板
が半導体ダイのためのリードフレーム接続およびプリン
ト回路板の両方として機能するプリント回路板材料基板
上への多重半導体ダイの接続に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】プリ
ント回路（ＰＣ）板は、エレクトロニクスにおける他の
あらゆるものと同様に、より小型により高密度になりつ
つある。搭載面積が限られており、回路素子を近接して
配置しなければならない場合に、小型パッケージ技術が
必要とされる。複数の半導体装置により構成されるモジ
ュールが用いられて、半導体装置を稠密に配置し小型の
電子装置を得る。ＰＣ板は、通常は、実装された半導体
ダイの形で半導体装置がその上に搭載されて、最終的な
回路を形成するように設計されてきた。搭載は、表面搭
載法またはソケットにより行うことができる。ＰＣ板上
に配置される装置間の相互接続部は、フォトリソグラフ
ィおよびエッチング工程により形成される導電性トレー
スにより作られる。
【０００３】また、半導体ダイは、従来は組立前に個々
に精密に検査され、重要なユニットは促進老化条件下で
バーンインされてその後で起こるシステム不良の危険を
最小限に抑えている。バーンインは弱い装置をはじき出
すために行われ、通常は、裸の素子ではなく実装された
装置がバーンインされる。多重チップ・モジュールにお
いては、バーンイン工程は、実装されたモジュールのレ
ベルで行うべきである。モジュール・レベルでバーンイ
ンを行う場合の欠点は、モジュール内のある割合のダイ
が不良となり、適切な除去手順により良品ダイとの交換
を行わなければならないことである。この交換手順は、
必ずしも費用効果が良いとは限らず、あるいは容易に効
果が得られるとも限らない。
【０００４】特定の目的の半導体装置の回路板搭載アレ
イとしては、シングル・インライン・メモリ・モジュー
ル（ＳＩＭＭ）またはメモリ・カードがある。ＳＩＭＭ
ボードまたはメモリ・カードは子ＰＣ板（daughter PC
board ）またはそれに匹敵する搭載装置上に配列された
バイト多重のメモリ・チップである。ＳＩＭＭボードま
たはメモリ・カードは、エッジ・コネクタにより回路制
御板に接続される。ＳＩＭＭモジュールの一端は、カー
ド・エッジ・コネクタであり、これがコンピュータ上の
ソケットに差し込まれる。コンピュータはＳＩＭＭ上の
メモリに電力を与えアドレスを行うために必要なコンピ
ュータ・バスに直接接続されている。ＳＩＭＭボード上
の半導体装置は、通常は小型アウトラインＪリード・パ
ッケージ（ＳＯＪ：small outline J-leaded package）
または薄小型アウトライン・パッケージ（ＴＳＯＰ：th
in small outline package）内に実装され、その後で子
ＰＣ板上に搭載される。
【０００５】シングル・インライン・パッケージ（ＳＩ
Ｐ）は、設計はＳＩＭＭに似ているが、カード・エッジ
型のコネクタを有する代わりに、ＳＩＰは母板またはバ
スにソケット搭載あるいはハンダ搭載されるピンを有す
る点が異なる。これらのモジュールはまず個々の半導体
ダイをパッケージ内に実装して、その後で実装されたダ
イを子ＰＣ板にハンダ付することにより構築されてき
た。これらのパッケージは表面搭載法により子板に付着
されるか、あるいは貫通孔内に入れられる。
【０００６】ＳＩＭＭおよびＳＩＰの欠点は、半導体ダ
イを個別に実装してから子板に搭載しなければならない
ことである。さらに各装置はモジュール・レベルではな
く、分離したユニット・レベルで試験およびバーンイン
される。
【０００７】半導体モジュールを作成する方法はいくつ
かある。ある方法では共焼（cofired ）セラミック基板
を用いて、その上で裸の半導体ダイをセラミック搭載面
に直接付着させ、搭載面上の導電性領域にワイヤボンデ
ィングするか、あるいは反転させてセラミック搭載面上
の金属被覆領域に直接、たとえばハンダ・バンプ法によ
り接続する。しかし直接チップを付着させることは、モ
ジュール組立の前にバーンインを行うことができないと
いう制約があり、基板に搭載した後で修理をすることは
困難である。
【０００８】半導体モジュールを作成する別の方法とし
ては、プリント回路板としても機能する可撓性回路リー
ドフレームに対するテープ自動接着（ＴＡＢ：tape aut
omated bonded ）半導体ダイがある。半導体ダイは搭載
される前に個別のユニットとして試験されるか、あるい
はＴＡＢ工程の後で最終的な回路の形で試験することが
できる。試験および再加工の後で、可撓性回路リードフ
レームをカプセルに入れる。リードフレーム上のダイお
よび回路構成は、リードフレームも含めて、モールド内
に入れられて、モジュール全体のための単独のパッケー
ジ・ボディを形成する。この方法の欠点は、カプセルに
入れた後モジュールの修理を行うことができないことで
ある。そのためカプセル化されたモジュール内の半導体
ダイに不良があると、モジュール全体が拒絶されること
になる。
【０００９】
【課題を解決するための手段】本発明により、第１プリ
ント回路（ＰＣ）板材料基板と、複数の半導体ダイと、
カプセル材料とを有する半導体多重パッケージ・モジュ
ールが提供される。第１ＰＣ板材料基板は、ボンディン
グ・パッドを含む複数の導電性経路と、複数のエッジ・
コネクタとを有する。複数の半導体ダイは、第１ＰＣ板
材料基板に直接搭載され、複数の半導体ダイはワイヤ・
ボンドにより複数の導電性経路のボンディング・パッド
に電気的に相互接続される。さらに、カプセル材料は第
１ＰＣ板材料基板上にワイヤ・ボンドを含めて複数の半
導体ダイをオーバーモールドして、カプセル材料がＰＣ
板材料基板に接着して、複数の半導体ダイのそれぞれに
関して個別化されたパッケージ・ボディを形成する。こ
れらとその他の特徴および利点は、以下の詳細な説明
と、添付の図面とによりさらに明確に理解されるだろ
う。図面は必ずしも一定の比率で描かれているわけでは
ないこと、また本発明の特に図示されない他の実施例も
あることに注意することは重要である。
【００１０】
【実施例】図面を参照して本発明を詳細に説明する。図
１には、本発明の好適な実施例による完成された半導体
多重パッケージ・モジュール１０の上面図が示される。
このモジュールは、プリント回路（ＰＣ）板材料基板１
８に直接搭載された複数の半導体装置１２，１４，１６
を有し、基板１８はソケット（図示せず）に挿入するた
めの複数のエッジ・コネクタ２０を有する。半導体装置
１２，１４，１６は、たとえばエポキシ樹脂をベースに
したモールド化合物などのモールド化合物によりＰＣ板
材料基板１８に直接オーバーモールドされている。オー
バーモールドされた半導体装置は、カプセル材料または
モールド化合物が半導体ダイのための支持基板の１面だ
けにパッケージ・ボディを形成するところである。ＰＣ
板材料基板１８は標準的な構成を持つ。たとえば、子板
に以前用いられたものと同じ材料で同じ厚みであってよ
い。さらにエッジ・コネクタ２０は、通常はハンダメッ
キされた銅または合金である。さらにＰＣ板材料基板１
８は回路トレース２２を有し、このトレース２２はボン
ディング・パッドを有して、各半導体装置１２，１４，
１６内の半導体ダイ（図示せず）を基板１８に直接付着
およびワイヤ・ボンディングすることができ、回路トレ
ース２２には複数の半導体装置１２，１４，１６をエッ
ジ・コネクタ２０に接続し、さらに互いに接続する複数
の導電性経路（全部を図示せず）が含まれる。半導体装
置間の電気的相互接続部は、たとえばＳＩＭＭボードま
たはメモリ・カードなどの半導体モジュールの機能によ
り変えることができる。これらの導電性経路および相互
接続部を作成する技術は、当技術では既知のものであ
る。
【００１１】図１の半導体多重パッケージ・モジュール
１０を作成および修理する方法も本発明によるものであ
る。図２にはモールド・ツール３４内のＰＣ板材料基板
アセンブリ３２の断面図３０が示される。ＰＣ板材料基
板アセンブリ３２は、基板３６の裏側まで延在する複数
の回路トレース３８と、ＰＣ板材料基板３６上に搭載さ
れ、複数のワイヤ・ボンド４６によりそこにワイヤ・ボ
ンディングされた複数の半導体ダイ４０，４２，４４と
を有するＰＣ板材料基板３６によって構成される。半導
体ダイ４０，４２，４４は、ＰＣ板材料基板３６上に直
接搭載され、従来のダイ接着エポキシによりそこに接着
することができる。半導体ダイ４０，４２，４４は、ワ
イヤ・ボンド４６によりＰＣ板材料基板３６に電気的に
接続される。ワイヤ・ボンド４６は金，銅，アルミニウ
ムまたはこれらの合金などの導電性材料でできている。
さらに、ＰＣ板材料基板３６には複数の貫通孔ビア４８
がある。また、裏側の金属被覆部４９により修理方法が
有効になる。
【００１２】図２には、複数のダイ空洞部５０があり、
この中にモールド化合物が注入されてパッケージ・ボデ
ィが形成される。半導体ダイ４０，４２，４４は、それ
ぞれのワイヤ・ボンド４６と共に、モールド・ツール３
４内にオーバーモールドされて、各半導体ダイ毎に個別
化されたパッケージ・ボディが形成される。オーバーモ
ールドは各半導体ダイ毎に連続的に行うことも、あるい
はモールド・ツールの寸法とデザインとにより１度に行
うこともできる。このオーバーモールド動作に関して
は、ＰＣ板材料基板３６は従来のモールド工程における
リードフレームと類似している。それはリードフレーム
が従来のモールド工程ではワイヤ・ボンディングされた
半導体ダイのための支持基板となっているためである。
リードフレームは、モールド・ツール内に配置され、そ
れぞれのパッケージ・ボディが各半導体ダイの周囲にモ
ールドされる。パッケージ・ボディは実質的にはリード
フレームと半導体ダイの周囲で対称である。オーバーモ
ールド工程において、パッケージ・ボディは基板の１面
だけに形成される。完成された製品は、図１の多重パッ
ケージ・モジュール１０と実質的に同一に見える。モー
ルディングの後で、半導体多重パッケージ・モジュール
をモジュールとして試験およびバーンインすることがで
きる。モジュールの全部品が機能していれば、その多重
パッケージ・モジュールは顧客に出荷されその用途に供
される。
【００１３】本発明により、不良半導体多重パッケージ
・モジュールを修理する方法も提供される。図３には、
図２のＰＣ板材料基板アセンブリ３２の後でモールドさ
れたバージョンである半導体多重パッケージ・モジュー
ル５２の断面図が示される。半導体ダイ４０，４２，４
４は複数の個別パッケージ・ボディ５４により保護され
ている。点線５６は、機能しない半導体装置がある場合
にそれを囲む装置交換領域に対応する。不良半導体多重
パッケージ・モジュールを交換するには、不良がダイの
不良に由来する場合は、機能していない半導体装置をモ
ジュールから取り出す必要がある。機能しない装置の除
去は、機械的な方法またはレーザ刻印法のいずれかによ
り行うことができる。この図では、半導体ダイ４２が機
能しないと仮定しているが、以下に述べる修理方法はＰ
Ｃ板材料基板上の位置に関わらず、多重パッケージ・モ
ジュールの機能しない半導体ダイがあればいずれのダイ
にも適用できることは明白である。
【００１４】図４は、修理された多重パッケージ・モジ
ュール６０の断面図を示す。交換部分６２は、ワイヤ・
ボンド４６’をもつ半導体ダイ４２’と、貫通孔ビア４
８’および回路トレース３８’を有する第２ＰＣ板材料
基板３６’に直接搭載されたオーバーモールド・パッケ
ージ・ボディ５４’とにより構成される。半導体ダイ４
２’は、除去された機能しないダイと同じ働きをする。
交換部分６２は、基本的には前述の方法を用いて製造さ
れた別の半導体多重パッケージからパンチアウトしたも
のである。しかし、モールド化合物によりオーバーモー
ルドされたものではなくグロブ・トップ（glob top）で
カプセル化された半導体ダイを有する交換部分をモジュ
ールの修理に用いることもできる。交換部分６２は装置
の交換領域５６よりも大きいことに注目されたい。第１
ＰＣ板材料基板３６と第２ＰＣ板材料基板３６’とが重
複することにより、多重パッケージ・モジュールの修理
が有効になる。回路トレース３８の裏側の金属被覆部４
９は、回路トレース３８’の上面金属被覆部６３にハン
ダ付けされて、それにより交換部分６２が元のモジュー
ルに物理的および電気的に接続される。
【００１５】ハンダ接合部６４を作成するにはいくつか
の方法を用いることができる。１つの方法は、ハンダ・
ペーストまたはハンダ・バンプ法を用いて金属トレース
を直接ハンダ付けすることである。ハンダ抵抗マスクを
用いて、適切なハンダ接合部と高さとを形成することが
できる。図５には、ピッチの細かいハンダ・テープをジ
ャンパ・テープとして用いて接続部を作る、図４のハン
ダ接合部６４を作成する別の方法が示される。図５に
は、ジャンパ・テープ接続部６８の部分的な拡大断面図
が示される。この方法では、複数のハンダ・トレース７
４を有するテープ７２で構成されるハンダ・ストリップ
７０が、２枚のＰＣ板材料基板３６，３６’の間の回路
トレース３８，３８’に対して垂直に置かれる。ハンダ
・トレース７４は、異なる回路トレースのピッチに合わ
せて標準ピッチを変えて用いることができる。ハンダ・
ストリップ７０が加熱されると、ハンダ・トレース７４
は、表面張力により回路トレース３８の裏側の金属被覆
部４９および回路トレース３８’の上面金属被覆部６３
だけを濡らし、そのために回路トレース３８，３８’の
間の空隙が残り回路トレース間にショートが起こらな
い。ピッチの細かいハンダ・テープを用いる代わりの方
法としては、連続的にハンダを有するテープを用いる方
法があるが、ピッチの細かいハンダ・テープのほうがリ
フロー工程中のハンダの制御をより精密に行うことがで
きる。論じられた第１の方法は、第２の方法よりも費用
効果が高くアセンブリ使われることが多いが、いずれも
本発明の多重パッケージ・モジュールを修理するための
実行可能な選択肢である。
【００１６】本発明の多重パッケージ・モジュール作成
方法の利点は、試験とバーンインとがモジュール・レベ
ルで実行されることである。さらに、半導体装置はすで
にボードに搭載されており、それによって顧客の現場で
ボードに搭載する必要がなくなる。このためにパッケー
ジの割れを避けることができるという別の利点も得られ
る。プラスチック・パッケージは、通常、周囲の水分を
吸収する。そのため、ボードに搭載する間のハンダ・リ
フロー工程のための急激な加熱中に、パッケージ内部で
水分が蒸発して、プラスチック・パッケージ・ボディが
割れる。各装置を基板上に直接オーバーモールドするこ
とにより、ボード搭載工程中にパッケージが割れる危険
をなくする。さらに、保護すべきパッケージ・リードが
ないので、出荷用トレイまたは出荷用レールが必要な
い。ＰＣ板材料基板は丈夫なので、多重パッケージ・モ
ジュールを互いに上に重ねても損傷を与えることなく出
荷することができる。さらにＰＣ板材料基板上の各半導
体ダイの周囲に個別化されたパッケージ・ボディがある
ために、すべての半導体ダイが１つのパッケージ・ボデ
ィにある多重チップ・モジュールとは異なり、ボードが
歪む危険も小さくなる。
【００１７】ここに示された前記の説明および図面は、
本発明の多くの利点を示す。特に、半導体ダイをエッジ
・コネクタをもつＰＣ板材料基板に直接搭載するので、
脆いリードフレームの必要性がなくなることがわかる。
その結果、リードフレームの損傷を防ぐための特殊な扱
いが必要でなくなる。さらに、本発明ではメッキおよび
リード・トリムおよび形成などのリード仕上げ工程が必
要ない。さらに別の利点は、本発明では多重パッケージ
・モジュールがすでにボード上にあるので、顧客はピッ
チの細かいボード搭載工程装置を必要としないことであ
る。エッジ・コネクタを用いることにより、顧客はモジ
ュールを自分の装置の適切なソケットに入れるだけで済
む。
【００１８】以上、本発明により前述の必要性と利点と
を完全に満足させる半導体多重パッケージ・モジュール
が提供されたことは明かである。本発明は特定の実施例
に関して説明および図示されているが、本発明はこれら
の図示された実施例に制限されるものではない。本発明
の精神から逸脱することなく修正および変形が可能であ
ることは当業者には理解いただけよう。たとえば、図面
はストリップ形のＰＣ板材料基板を示しているが、シー
ト形の基板も同じ機能を果たすことは明白である。さら
に本発明は、オーバーモールドされた半導体装置に限ら
れず、ＴＡＢユニットなどの別の種類の装置をモジュー
ルの修理の際の交換装置として用いることもできる。本
発明は、いかなる意味においてもＳＩＭＭまたはメモリ
・タイプのモジュールに制限されるわけではなく、任意
の多重チップ・モジュールに適用することができること
に注目することも重要である。さらに、本発明は多重パ
ッケージ・モジュールの作成方法を開示するが、このモ
ジュールと同一の工程段階を用いて個々の装置群を製造
して、試験とバーンインの後で個別の装置に分離するこ
とができることも明白である。それゆえ、本発明は添付
の請求項の範囲に入るこのような変形および修正をすべ
て包含するものである。
【図面の簡単な説明】
【図１】本発明の好適な実施例による、エッジ・コネク
タをもつプリント回路（ＰＣ）板材料基板上の多重パッ
ケージ・モジュールの上面図である。
【図２】上に複数の半導体ダイが搭載され、ワイヤ・ボ
ンディングされているＰＣ板材料基板の断面図であっ
て、この基板アセンブリは、図１の多重パッケージ・モ
ジュールを作成する方法によりモールド・ツール内に入
れられたものである。
【図３】本発明の修理方法により、機能していない半導
体装置のための装置交換領域を示す多重パッケージ・モ
ジュールの断面図である。
【図４】本発明による修理方法を示す、交換半導体装置
をもつ多重パッケージ・モジュールの断面図である。
【図５】本発明による多重パッケージ・モジュールを修
理する方法を示す、ジャンパ・テープ・ハンダ接続部の
部分的な拡大断面図である。
【符号の説明】
１０ 多重パッケージ・モジュール １２，１４，１６ 半導体装置 １８ プリント回路板材料基板 ２０ エッジ・コネクタ ２２ 回路トレース

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体多重パッケージ・モジュール（１
    ０）であって：ボンディング・パッドを含む複数の導電
    性経路（２２）と複数の電気エッジ・コネクタ（２０）
    とを有する第１プリント回路（ＰＣ）板材料基板（１
    ８）；前記第１ＰＣ板材料基板に直接搭載された複数の
    半導体ダイ（４０，４２，４４）であって、複数のワイ
    ヤ・ボンド（４６）により前記の複数の導電性経路のボ
    ンディング・パッドに電気的に接続される半導体ダイ
    （４０，４２，４４）；および前記第１ＰＣ板材料基板
    上で少なくとも前記の複数のワイヤ・ボンドを含む前記
    の複数の半導体ダイをオーバーモールドするカプセル材
    料（５４）であって、前記ＰＣ板材料基板に接着して前
    記の複数の半導体ダイのそれぞれに関して個別化された
    パッケージ・ボディを形成するカプセル材料（５４）；
    によって構成されることを特徴とする半導体多重パッケ
    ージ・モジュール（１０）。
  2. 【請求項２】 半導体多重パッケージ・モジュール（６
    ０）であって：ボンディング・パッドを含む複数の導電
    性経路（３８，４９）と、複数の電気エッジ・コネクタ
    （２０）とを有する第１プリント回路（ＰＣ）板材料基
    板（３６）；前記第１ＰＣ板材料基板に直接搭載された
    複数の半導体ダイ（４０，４２，４４）であって、複数
    のワイヤ・ボンド（４６）により前記の複数の導電性経
    路のボンディング・パッドに電気的に接続される半導体
    ダイ（４０，４２，４４）；前記第１ＰＣ板材料基板上
    で少なくとも前記の複数のワイヤ・ボンドを含む前記の
    複数の半導体ダイをオーバーモールドするカプセル材料
    （５４）であって、前記ＰＣ板材料基板に接着して前記
    の複数の半導体ダイのそれぞれに関して個別化されたパ
    ッケージ・ボディを形成するカプセル材料（５４）；お
    よび複数の導電性経路（６３）と、その上に搭載され、
    電気的に結合され、カプセル化されている半導体ダイ
    （４２’）とを有する第２ＰＣ板材料基板（３６’）で
    あって、前記第１ＰＣ板材料基板がさらに、複数の貫通
    孔ビア（４８）と裏側の金属被覆部（４９）とを有し、
    前記第２ＰＣ板材料基板は複数のハンダ接合部（６４）
    により前記第１ＰＣ板材料基板に物理的および電気的に
    接続され、前記第２ＰＣ板材料基板の前記の複数の導電
    性経路を前記第１ＰＣ板材料基板の前記裏側金属被覆部
    と接続する第２ＰＣ板材料基板（３６’）；によって構
    成されることを特徴とする半導体多重パッケージ・モジ
    ュール（６０）。
  3. 【請求項３】 半導体多重パッケージ・モジュール（６
    ０）であって：ボンディング・パッドを含む複数の導電
    性経路（３８，４９）と、複数の電気エッジ・コネクタ
    （２０）とを有する第１プリント回路（ＰＣ）板材料基
    板（３６）；前記第１ＰＣ板材料基板に直接搭載された
    複数の半導体ダイ（４０，４２，４４）であって、複数
    のワイヤ・ボンド（４６）により前記の複数の導電性経
    路のボンディング・パッドに電気的に接続される半導体
    ダイ（４０，４２，４４）；前記第１ＰＣ板材料基板上
    で少なくとも前記の複数のワイヤ・ボンドを含む前記の
    複数の半導体ダイをオーバーモールドするカプセル材料
    （５４）であって、前記ＰＣ板材料基板に接着して前記
    の複数の半導体ダイのそれぞれに関して個別化されたパ
    ッケージ・ボディを形成するカプセル材料（５４）；お
    よび導電性経路（６３）を有する第２ＰＣ板材料基板
    （３６’）に搭載され、電気的に結合された半導体ダイ
    （４２’）によって構成される修理部分（６２）であっ
    て、前記修理部分はピッチの細かいハンダ・テープ（７
    ０）によって前記第１ＰＣ板材料基板に物理的および電
    気的に接続され、前記第２ＰＣ板材料基板上の半導体ダ
    イを、前記第１ＰＣ板材料基板上の前記の複数の導電性
    経路に電気的に接続する修理部分（６２）；によって構
    成されることを特徴とする半導体多重パッケージ・モジ
    ュール（６０）。
  4. 【請求項４】 半導体多重パッケージ・モジュールを作
    成する方法であって：ボンディング・パッドを含む複数
    の導電性経路（２２）と、複数の電気エッジ・コネクタ
    （２０）とを有する第１ＰＣ板材料基板（１８）を設け
    る段階；前記第１ＰＣ板材料基板に複数の半導体ダイ
    （４０，４２，４４）を搭載して、それに対する電気的
    接続部（４６）を作る段階；カプセル材料（５４）によ
    り前記第１ＰＣ板材料基板上に前記の複数の半導体ダイ
    をオーバーモールドする段階であって、前記カプセル材
    料が前記ＰＣ板材料基板に接着して、前記の複数の半導
    体ダイのそれぞれに関して個別化されたパッケージ・ボ
    ディを形成する段階；および前記の第１ＰＣ板材料基板
    上の前記のオーバーモールドされた半導体ダイを電気的
    に試験およびバーンインして機能性を確認する段階；に
    よって構成されることを特徴とする半導体多重パッケー
    ジ・モジュール作成方法。
  5. 【請求項５】 半導体多重パッケージ・モジュールを作
    成する方法であって：ボンディング・パッドを含む複数
    の導電性経路（２２）と、複数の電気エッジ・コネクタ
    （２０）とを有する第１ＰＣ板材料基板（１８）を設け
    る段階；前記第１ＰＣ板材料基板に複数の半導体ダイ
    （４０，４２，４４）を搭載して、それに対する電気的
    接続部（４６）を作る段階；カプセル材料（５４）によ
    り前記第１ＰＣ板材料基板上に前記の複数の半導体ダイ
    をオーバーモールドする段階であって、前記カプセル材
    料が前記ＰＣ板材料基板に接着して、前記の複数の半導
    体ダイのそれぞれに関して個別化されたパッケージ・ボ
    ディを形成する段階；前記の第１ＰＣ板材料基板上の前
    記のオーバーモールドされた半導体ダイを電気的に試験
    およびバーンインして機能性を確認する段階；前記第１
    ＰＣ板材料基板に搭載され電気的に接続された機能しな
    いオーバーモールドされた半導体ダイ（４２）を識別す
    る段階；前記第１ＰＣ板材料基板から前記第１ＰＣ板材
    料基板の一部を含む前記の機能しないオーバーモールド
    された半導体ダイを取り出す段階；および導電性経路
    （６３）を有する第２ＰＣ板材料基板（３６’）上の機
    能する半導体ダイ（４２’）を前記第１ＰＣ板材料基板
    に再付着する段階；によって構成されることを特徴とす
    る半導体多重パッケージ・モジュール作成方法。
JP5123136A 1992-05-04 1993-04-28 Ｐｃｂ基板上の多重パッケージ・モジュールとその作成方法 Pending JPH0621326A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US877930 1992-05-04
US07/877,930 US5280193A (en) 1992-05-04 1992-05-04 Repairable semiconductor multi-package module having individualized package bodies on a PC board substrate

Publications (1)

Publication Number Publication Date
JPH0621326A true JPH0621326A (ja) 1994-01-28

Family

ID=25371021

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5123136A Pending JPH0621326A (ja) 1992-05-04 1993-04-28 Ｐｃｂ基板上の多重パッケージ・モジュールとその作成方法

Country Status (2)

Country Link
US (1) US5280193A (ja)
JP (1) JPH0621326A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6231808B1 (en) 1997-04-30 2001-05-15 Sumitomo Electric Industries, Ltd. Tough and heat resisting aluminum alloy

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07240479A (ja) 1993-09-21 1995-09-12 Texas Instr Inc <Ti> 集積回路パッケージ化の方法およびパッケージ
US5798652A (en) * 1993-11-23 1998-08-25 Semicoa Semiconductors Method of batch testing surface mount devices using a substrate edge connector
TW354859B (en) * 1994-02-07 1999-03-21 Siemens Ag A storage unit of semiconductor assembled of multi-memory chips and its manufacturing method a semiconductor memory system is composed with several single memory chips or different designed memory units
US5583378A (en) * 1994-05-16 1996-12-10 Amkor Electronics, Inc. Ball grid array integrated circuit package with thermal conductor
US6465743B1 (en) 1994-12-05 2002-10-15 Motorola, Inc. Multi-strand substrate for ball-grid array assemblies and method
JP3718008B2 (ja) 1996-02-26 2005-11-16 株式会社日立製作所 メモリモジュールおよびその製造方法
US5811879A (en) * 1996-06-26 1998-09-22 Micron Technology, Inc. Stacked leads-over-chip multi-chip module
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
US6250192B1 (en) * 1996-11-12 2001-06-26 Micron Technology, Inc. Method for sawing wafers employing multiple indexing techniques for multiple die dimensions
US7249108B1 (en) * 1997-07-15 2007-07-24 Silverbrook Research Pty Ltd Validation protocol and system
US7743262B2 (en) * 1997-07-15 2010-06-22 Silverbrook Research Pty Ltd Integrated circuit incorporating protection from power supply attacks
US5899705A (en) 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
US5956234A (en) * 1998-01-20 1999-09-21 Integrated Device Technology, Inc. Method and structure for a surface mountable rigid-flex printed circuit board
US6414391B1 (en) * 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
US6816968B1 (en) * 1998-07-10 2004-11-09 Silverbrook Research Pty Ltd Consumable authentication protocol and system
TW421833B (en) * 1998-07-10 2001-02-11 Apic Yamada Corp Method of manufacturing semiconductor devices and resin molding machine
KR100315030B1 (ko) * 1998-12-29 2002-04-24 박종섭 반도체패키지의제조방법
US6815251B1 (en) 1999-02-01 2004-11-09 Micron Technology, Inc. High density modularity for IC's
US6251695B1 (en) * 1999-09-01 2001-06-26 S3 Graphics Co., Ltd. Multichip module packaging process for known good die burn-in
KR100309161B1 (ko) 1999-10-11 2001-11-02 윤종용 메모리 카드 및 그 제조방법
US6444499B1 (en) * 2000-03-30 2002-09-03 Amkor Technology, Inc. Method for fabricating a snapable multi-package array substrate, snapable multi-package array and snapable packaged electronic components
JP2002009097A (ja) * 2000-06-22 2002-01-11 Oki Electric Ind Co Ltd 半導体装置とその製造方法
US6812564B1 (en) * 2000-09-05 2004-11-02 Hewlett-Packard Development Company, L.P. Monolithic common carrier
TW575949B (en) * 2001-02-06 2004-02-11 Hitachi Ltd Mixed integrated circuit device, its manufacturing method and electronic apparatus
DE10142971A1 (de) * 2001-09-01 2003-03-27 Eupec Gmbh & Co Kg Leistungshalbleitermodul
US6677672B2 (en) * 2002-04-26 2004-01-13 Semiconductor Components Industries Llc Structure and method of forming a multiple leadframe semiconductor device
US6755700B2 (en) * 2002-11-12 2004-06-29 Modevation Enterprises Inc. Reset speed control for watercraft
CN100505244C (zh) * 2006-05-12 2009-06-24 乾坤科技股份有限公司 封装结构
CN101944492A (zh) 2008-10-20 2011-01-12 联合科技公司 板上收缩封装
US8472199B2 (en) * 2008-11-13 2013-06-25 Mosaid Technologies Incorporated System including a plurality of encapsulated semiconductor chips
US8900503B2 (en) * 2011-09-28 2014-12-02 International Business Machines Corporation Method of forming an overmolded dual in-line memory module cooling structure
US10388539B2 (en) * 2015-07-24 2019-08-20 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
CN111787690B (zh) * 2019-04-03 2023-10-27 鸿富锦精密工业(武汉)有限公司 电路板
CN110225673B (zh) * 2019-07-02 2024-03-19 深圳市友华通信技术有限公司 Pcba制作方法和pcba

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58159360A (ja) * 1982-03-17 1983-09-21 Fujitsu Ltd 半導体装置
JPS60194548A (ja) * 1984-03-16 1985-10-03 Nec Corp チツプキヤリヤ
US4672421A (en) * 1984-04-02 1987-06-09 Motorola, Inc. Semiconductor packaging and method
US4677528A (en) * 1984-05-31 1987-06-30 Motorola, Inc. Flexible printed circuit board having integrated circuit die or the like affixed thereto
JPS6175558A (ja) * 1984-09-21 1986-04-17 Nec Corp 混成集積回路装置
FR2571547B1 (fr) * 1984-10-05 1987-07-24 Thomson Csf Circuit hybride reportable sur un support comportant un reseau d'interconnexion a haute densite
JPS6480032A (en) * 1987-09-21 1989-03-24 Hitachi Maxell Semiconductor device and manufacture thereof
JPH02135744A (ja) * 1988-11-16 1990-05-24 Ibiden Co Ltd 電子部品搭載装置
US5130780A (en) * 1989-02-07 1992-07-14 Fujitsu Limited Dual in-line packaging with improved moisture resistance
US4992849A (en) * 1989-02-15 1991-02-12 Micron Technology, Inc. Directly bonded board multiple integrated circuit module
DE3911711A1 (de) * 1989-04-10 1990-10-11 Ibm Modul-aufbau mit integriertem halbleiterchip und chiptraeger
JPH03187253A (ja) * 1989-12-15 1991-08-15 Mitsubishi Electric Corp 半導体装置
US5191404A (en) * 1989-12-20 1993-03-02 Digital Equipment Corporation High density memory array packaging

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6231808B1 (en) 1997-04-30 2001-05-15 Sumitomo Electric Industries, Ltd. Tough and heat resisting aluminum alloy

Also Published As

Publication number Publication date
US5280193A (en) 1994-01-18

Similar Documents

Publication Publication Date Title
JPH0621326A (ja) Ｐｃｂ基板上の多重パッケージ・モジュールとその作成方法
US5568363A (en) Surface mount components and semifinished products thereof
US7247523B1 (en) Two-sided wafer escape package
JP2570637B2 (ja) Ｍｃｍキャリア
US8659146B2 (en) Lead frame based, over-molded semiconductor package with integrated through hole technology (THT) heat spreader pin(s) and associated method of manufacturing
JPH0945805A (ja) 配線基板、半導体装置及び半導体装置を配線基板から取り外す方法並びに半導体装置の製造方法
JPH04261035A (ja) 集積回路実装装置
JPH0550134B2 (ja)
US6507118B1 (en) Multi-metal layer circuit
US6177722B1 (en) Leadless array package
JP3366062B2 (ja) オーバモールド形半導体装置及びその製造方法
JP2894594B2 (ja) ソルダーバンプを有するノウングッドダイの製造方法
KR100199286B1 (ko) 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지
KR19990065532A (ko) Cob형 반도체 패키지의 제조방법
JP2002324873A (ja) 半導体装置及びその製造方法
JPH0936275A (ja) 表面実装型半導体装置の製造方法
JPH08340164A (ja) Ｂｇａ型パッケージの面実装構造
JPH0870082A (ja) 半導体集積回路装置およびその製造方法ならびにリードフレーム
JP3398556B2 (ja) 半導体装置の製造方法
JPH09330962A (ja) 半導体集積回路装置およびその製造方法
JP4175339B2 (ja) 半導体装置の製造方法
JPH0574829A (ja) 半導体集積回路装置の製造方法
JP2822987B2 (ja) 電子回路パッケージ組立体およびその製造方法
US20090250506A1 (en) Apparatus and methods of attaching hybrid vlsi chips to printed wiring boards
JP2001319943A (ja) 半導体装置