JPH07240479A - 集積回路パッケージ化の方法およびパッケージ - Google Patents

集積回路パッケージ化の方法およびパッケージ

Info

Publication number
JPH07240479A
JPH07240479A JP6226878A JP22687894A JPH07240479A JP H07240479 A JPH07240479 A JP H07240479A JP 6226878 A JP6226878 A JP 6226878A JP 22687894 A JP22687894 A JP 22687894A JP H07240479 A JPH07240479 A JP H07240479A
Authority
JP
Japan
Prior art keywords
base
package
openings
recesses
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6226878A
Other languages
English (en)
Inventor
Robert K Peterson
ケイ．ピーターソン ロバート
Burhan Ozmat
オズマット バーハン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH07240479A publication Critical patent/JPH07240479A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】 従来のものに比べて寸法／重量が小さく、高
周波での動作が優れ、低コストでバッチで製作される半
導体のパッケージを提供する。 【構成】 複数の窪み（９）を備える基部（１）を設
け、前記基部（１）全体に延びかつ各組が前記窪み
（９）の一つを囲む複数の組の間隔をあけた第１開口
（５）を形成し、前記基部（１）に部分的に延びる複数
の組の第２開口（７）を形成し、１組の前記各第２開口
（７）は前記第１開口（５）の各組の一つから１対の隣
接する開口と相互接続して前記基部（１）に部分的に延
びかつ前記窪み（９）の一つを囲む連続的な溝を形成
し、次に前記第２開口（７）を前記基部（１）全体に延
ばして前記各窪み（９）に結合する個々のパッケージ
（３）を形成する。前記第２開口（７）は基部（１）全
体に延びて、前記第２開口（７）内に配設される基部
（１）の残りの部分を衝撃で除くことによりパッケージ
（３）を分離する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はバッチ製作が可能な集積
回路のパッケージ化に関する。
【０００２】
【従来の技術】現在単一および複数の半導体デバイス用
に、多くの集積回路パッケージ化の方法が行われてい
る。市販用は一般に埋め込みであり、軍用は密封容器を
用いる。
【０００３】単一デバイスで商用のものは、デバイスを
リードフレームに取り付け、ワイヤボンディングにより
相互に接続し、最後に誘電材料と共に埋め込む。冷却を
良くする必要がある場合は、熱交換器をパッケージに接
着する。
【０００４】集積機能のように複数のデバイスをパッケ
ージ化する場合は、内部の相互接続が必要である。パッ
ケージは、外部インターフェースのためのガラス対金属
のフィードスルーを備えるコバー(Kovar) ハウジングを
備えてよい。ハウジング基部には多層相互接続基板が接
着される。デバイスは基板に接着され、ワイヤボンディ
ングにより相互接続される。蓋を取り付けて密閉容器を
完成する。この一般的なパッケージ化の方法は、１度に
１パッケージずつ逐次に相互接続する必要がある。
【０００５】
【課題を解決するための手段】本発明は、従来のパッケ
ージに比べて寸法／重量が小さく、高周波での動作が優
れた、低コストでバッチで製作されるパッケージを提供
する。
【０００６】簡単に述べると、金属被覆アルミナなどの
金属被覆の望ましくは金属被覆誘電体、または銅、ニッ
ケル／鉄、アルミニウムなどの金属の熱伝導性のよい材
料の、望ましくは鋳造基部を用いる。基部は複数のパッ
ケージをその上に設けるように設計および製作される。
【０００７】基部内の各パッケージは基部材料全体に延
びる第１組の溝で形成され、溝はパッケージの各側面に
一つ設けられる。第２組の溝はパッケージの角に設けら
れ、第２組の溝はそれぞれ１対の隣接する溝に接続する
が、基部材料全体に延びて網状になることはない。従っ
て、各パッケージは第２組の溝のそれぞれの保持部分に
より周囲の各パッケージに接続する。
【０００８】各パッケージに結合する２組の溝の組み合
わせは、第２組の各溝に配設される材料で形成される網
を除いては、パッケージを完全に囲む溝を形成する。第
２組の溝の材料は寸法が非常に小さく、衝撃などにより
非常に小さい力が加えられても材料が破壊されることが
望ましい。
【０００９】各パッケージは凹んだ中央の領域すなわち
窪みを備える。窪みの中には集積回路、インダクタ、コ
ンデンサなどの能動素子または受動素子が配置され、接
着剤などで固定される。窪みの中の要素はその中に随意
に埋め込まれ、窪みの他の部分は充填エポキシやその他
の適当なよく知られた埋め込み材料によって埋め込まれ
る。これは、窪みが埋め込み材料を含むときボンドパッ
ドを露出させて後で接続できるようにするためにだけ必
要である。
【００１０】オーバーレイは例えばポリイミドなどの誘
電材料の一つ以上の層であって、その上に銅またはアル
ミニウムのパターン化された金属被覆を備え、パッケー
ジの表面に配設される。金属被覆は導体やインダクタな
どと、窪みの中の集積回路および／または受動デバイス
上のパッドに接続するパッドとを備える。
【００１１】オーバーレイが絶縁物および金属被覆の複
数の層を備えるときは、金属被覆層の間および窪みの中
に配設される構成要素内のボンドパッドなどを相互接続
するために、絶縁物を通してバイアスが与えられる。熱
を放散させるために、パッケージの開いた端の反対側に
随意の溝を設けることができる。これらの溝は鋳造基部
の中に最初から形成するか、または標準的な方法で基部
に機械加工してよい。
【００１２】本発明では、パッケージは全体を一度にま
たは部分的に作ることができ、上に説明したようにパッ
ケージを互いに分離すると製作が完了する。パッケージ
は衝撃などを与えることにより分離され、溝に残ってい
る基部材料が除去される。パッケージの間はこの基部材
料だけで相互接続されている。
【００１３】この残った材料は、全ての溝に渡る寸法の
複数の衝撃要素を用いて衝撃を与えることにより、全て
のパッケージの間から同時に除去することができる。ま
たは、一つ以上の溝に衝撃を加えることにより、基部金
属から一つ以上のパッケージを除去することができる。
その結果パッケージは互いに分離され、角に引っ込み部
ができる。
【００１４】別の実施態様として、基部は上に説明した
ハウジングと同じ材料の金属などの板で、中に能動およ
び／または受動要素を収納する窪みすなわち引っ込み部
を備えてよい。パッケージの分離は上に説明した方法で
もよく、またはパッケージ間の開口や要素を除去するこ
とによって所要の分離を行ってよい。
【００１５】
【実施例】まず図１は、望ましくは金属被覆アルミナな
どの望ましくは金属被覆誘電体、または銅、ニッケル／
鉄、アルミニウムなどの金属の熱伝導性のよい材料の鋳
造基部１を示す。基部１は複数のパッケージを設けるよ
うに設計および製作される。ここではパッケージを１個
だけ示して説明する。しかし、複数のこのようなパッケ
ージを一般に同時にまたは別個に作り、点線で示すよう
に行列に配置することが望ましい場合または必ずしもそ
うでない場合があることが理解される。
【００１６】次に図２と図３において、基部１内の各パ
ッケージ３は基部材料１全体に延びる第１組の溝５で形
成され、溝はパッケージの各側面に一つ設けられる。第
２組の溝７はパッケージ３の角に設けられ、各溝７は１
対の隣接する溝５に接続するが、基部材料１全体には延
びない。従って図２に示すように、各パッケージ３は溝
７の保持部分により周囲の各パッケージに接続する。
【００１７】各パッケージ３に結合する溝５と７の組合
わせは、パッケージ３を完全に囲む溝を形成するか、ま
たは各組の溝５と７の間に非常に薄い壁要素を持つ溝を
形成する。この壁は寸法が非常に小さく、非常に小さい
力を与えてもこの壁は壊れる。
【００１８】図２から図４に示すように、各パッケージ
は凹んだ中央の領域すなわち窪み９を備える。窪み９は
パッケージの上面に延び、窪みの中には集積回路、イン
ダクタ、コンデンサなどの能動および／または受動要素
１１が配置され、接着剤などで固定される。窪み９の中
のデバイスはその中に随意に埋め込まれ、窪みのその他
の部分は充填エポキシまたは他の適当な埋め込み構成物
を含む。これは、窪みが埋め込み材料を含むときボンド
パッドを露出させて後で接続できるようにするためにだ
け必要である。
【００１９】オーバーレイ１３は例えばポリイミドなど
の誘電体の一つ以上の層であって、その上に銅またはア
ルミニウムのパターン化された金属被覆１７を備え、パ
ッケージ３の表面に配設される。金属被覆は導体やイン
ダクタなどと、窪み領域９の中の集積回路１１および／
または受動デバイス上のパッドに接続するパッドとを備
える。
【００２０】オーバーレイが絶縁物および金属被覆の複
数の層を備えるときは、金属被覆層の間および窪み９の
中に配設される構成要素内のボンドパッドなどを相互接
続するために、絶縁物を通してバイアスが与えられる。
熱を放散させるために、パッケージの開いた端の反対側
に随意の溝１５を設けることができる。これらの溝は鋳
造基部１内に最初から形成するか、または標準的な方法
で基部に機械加工してよい。
【００２１】次に図５は、窪み１０９の中にＧａＡｓ増
幅器１１１を備える、本発明のパッケージ１０３の平面
図を示す。オーバーレイ１１３は金属被覆がパッケージ
の上面から増幅器１１１のパッドに延び、埋め込みが用
いられる場合は、金属被覆は増幅器のパッドへの通路上
の、窪み１０９内の埋め込み材料の上に乗っている。埋
め込みが用いられない場合は、金属被覆は部分的には空
中橋の形になっている。パッケージ１０３の角１２１
は、上に述べたように衝撃などによってパッケージを基
部１から除去することを考慮して、引っ込めてある。
【００２２】図６は本発明により完成したパッケージを
示す。パッケージはオプションとして、金属被覆１７に
固着されたはんだ球１９を備える。はんだ球１９はプリ
ント回路板などに接続するためのもので、接続後にパッ
ケージを回路板上の一段高い位置に保持する。
【００２３】本発明では、パッケージ３は全体を一度に
または部分的に作ることができ、上に説明したようにパ
ッケージを互いに分離すると製作が完了する。パッケー
ジは衝撃などを与えることにより分離され、溝７に残っ
ている基部材料が除去される。図２に示すように、各パ
ッケージ３の間はこの基部材料だけで相互接続されてい
る。
【００２４】この残った材料は、全ての溝７に渡る寸法
の複数の衝撃要素を用いて衝撃を与えることにより、全
てのパッケージの間から同時に除去することができる。
または、一つ以上の溝に衝撃を与えることにより、基部
材料１から一つ以上のパッケージを除去することができ
る。その結果パッケージは互いに分離され、図５の引っ
込み部１２１のような角の引っ込み部ができる。
【００２５】図７に本発明の第４の実施態様を示す。こ
の実施態様の基部は望ましくは金属で、基部に関連して
上に説明した型の材料の板３１である。板３１は窪み３
３を備え、その厚みは窪み３３内に設けられる構成要素
の厚みよりやや厚いことが望ましいが、これは必ずしも
必要ではない。図７に示すように、窪みは行列形式に配
列することが望ましい。他の実施態様に関連して上に説
明したように全パッケージを完全にまたは部分的に作っ
た後、任意の適当な方法例えば水平線３５および垂直線
３７に沿って切断することによりパッケージを互いに分
離する。
【００２６】本発明を特定の望ましい実施態様に関連し
て説明したが、この技術に精通した人には多くの変形や
変更が可能であることはすぐ分かる。従って特許請求の
範囲は、従来の技術の観点からできるだけ広く解釈し
て、それらの変形や変更を全て含むものとする。
【００２７】以上の説明に関して更に以下の項を開示す
る。 （１） 半導体のパッケージを製作する方法であって、
（ａ） 中に複数の窪みを備える基部を設け、（ｂ）
前記基部全体に延びかつ各組が前記窪みの一つを囲む、
複数の組の間隔をあけた第１開口を形成し、（ｃ） 前
記基部に部分的に延びる複数の組の第２開口を形成し、
１組の前記各第２開口は前記第１開口の前記各組の一つ
から１対の隣接する開口に相互接続して、前記基部に部
分的に延びかつ前記窪みの一つを囲む連続的な溝を形成
し、（ｄ） 次に前記第２開口を前記基部全体に延ばし
て前記各窪みに結合する個個のパッケージを形成する、
段階を含む方法。
【００２８】（２） 前記基部は鋳造基部であり、前記
第１および第２開口は前記基部に鋳造される、第１項記
載の方法。 （３） 前記第２開口を前記基部全体に延ばす段階は、
前記第２開口内に配設される前記基部の残りの部分を衝
撃で除く段階を含む、第１項記載の方法。
【００２９】（４） 前記第２開口を前記基部全体に延
ばす段階は、前記第２開口内に配設される前記基部の残
りの部分を衝撃で除く段階を含む、第２項記載の方法。 （５） 前記窪み内に電気要素を配設し、また前記パッ
ケージの上にオーバーレイを形成して前記窪み内の前記
電気要素を相互接続する段階を更に含む、第１項記載の
方法。
【００３０】（６） 前記窪み内に電気要素を配設し、
また前記パッケージの上にオーバーレイを形成して前記
窪み内の前記電気要素を相互接続する段階を更に含む、
第２項記載の方法。 （７） 前記窪み内に電気要素を配設し、また前記パッ
ケージの上にオーバーレイを形成して前記窪み内の前記
電気要素を相互接続する段階を更に含む、第３項記載の
方法。
【００３１】（８） 前記窪み内に電気要素を配設し、
また前記パッケージの上にオーバーレイを形成して前記
窪み内の前記電気要素を相互接続する段階を更に含む、
第４項記載の方法。 （９） 前記窪みの残りの部分を埋め込み構成物で充填
する段階を更に含む、第５項記載の方法。 （１０） 前記窪みの残りの部分を埋め込み構成物で充
填する段階を更に含む、第６項記載の方法。
【００３２】（１１） 前記窪みの残りの部分を埋め込
み構成物で充填する段階を更に含む、第７項記載の方
法。 （１２） 前記窪みの残りの部分を埋め込み構成物で充
填する段階を更に含む、第８項記載の方法。 （１３） 前記相互接続にはんだ球を固着させる段階を
更に含む、第５項記載の方法。
【００３３】（１４） 前記相互接続にはんだ球を固着
させる段階を更に含む、第８項記載の方法。 （１５） 前記基部内に冷却フィンを形成する段階を更
に含む、第１項記載の方法。 （１６） 前記基部内に冷却フィンを形成する段階を更
に含む、第２項記載の方法。
【００３４】（１７） 半導体パッケージであって、
（ａ） 中に複数の窪みを備える基部と、（ｂ） 前記
基部全体に延びかつ各組が前記窪みの一つを囲む、複数
の組の間隔をあけた第１開口と、（ｃ） 前記基部に部
分的に延びる複数の組の第２開口であって、１組の前記
各第２開口は前記第１開口の前記各組の一つから１対の
隣接する開口に相互接続して、前記基部に部分的に延び
かつ前記窪みの一つを囲む連続的な溝を形成する第２開
口とを備える半導体パッケージ。
【００３５】（１８） 前記基部は鋳造基部であり、前
記第１および第２開口は前記基部に鋳造される、第１７
項記載のパッケージ。 （１９） 前記窪み内に配設される電気要素と、前記窪
み内の前記電気要素を相互接続する前記パッケージの上
のオーバーレイとを更に備える、第１７項記載のパッケ
ージ。
【００３６】（２０） 前記窪み内に配設される電気要
素と、前記窪み内の前記電気要素を相互接続する前記パ
ッケージの上のオーバーレイとを更に備える、第１８項
記載のパッケージ。 （２１） 前記窪みの残りの部分は埋め込み構成物で充
填される、第１９項記載のパッケージ。 （２２） 前記窪みの残りの部分は埋め込み構成物で充
填される、第２０項記載のパッケージ。
【００３７】（２３） 前記相互接続に接続されるはん
だ球を更に備える、第１９項記載のパッケージ。 （２４） 前記相互接続に接続されるはんだ球を更に備
える、第２０項記載のパッケージ。 （２５） 前記基部内に冷却フィンを更に備える、第１
７項記載のパッケージ。 （２６） 前記基部内に冷却フィンを更に備える、第１
８項記載のパッケージ。
【００３８】（２７） 半導体パッケージを製作する方
法であって、（ａ） 電磁放射線を実質的に通さない材
料の、中に複数の間隔をあけた窪みを備える基部を設
け、（ｂ） 前記窪み内に電気要素を配設し、（ｃ）
前記パッケージと前記窪みの上にオーバーレイを形成し
て前記窪み内の前記電気要素に相互接続し、（ｄ）
（ｃ）の前記基部を、少なくとも一つの前記窪みをそれ
ぞれ備える複数のパッケージに分割する段階を含む方
法。
【００３９】（２８） 前記窪みの残りの部分を埋め込
み構成物で充填する段階を更に含む、第２７項記載の方
法。 （２９） 前記窪みの深さは前記基部の厚さの寸法に近
い、第２７項記載の方法。 （３０） 前記窪みの深さは前記基部の厚さの寸法に近
い、第２８項記載の方法。
【００４０】（３１） 半導体パッケージであって、
（ａ） 電磁放射線を実質的に通さない材料の、中に複
数の間隔をあけた窪みを備える基部と、（ｂ） 前記基
部内に配設された電気要素と、（ｃ） 前記窪み内の前
記要素に相互接続する、前記パッケージと前記窪みの上
のオーバーレイと、を備えるパッケージ。
【００４１】（３２） 前記各窪みの残りの部分を充填
する埋め込み構成物を更に備える、第３１項記載のパッ
ケージ。 （３３） 前記窪みの深さは前記基部の厚さの寸法に近
い、第３１項記載のパッケージ。 （３４） 前記窪みの深さは前記基部の厚さの寸法に近
い、第３２項記載のパッケージ。
【００４２】（３５） 半導体パッケージを製作する方
法とパッケージであって、中に複数の窪みを備える基部
を設け、前記基部全体に延びかつ各組が前記窪みの一つ
を囲む複数の組の間隔をあけた第１開口を形成し、前記
基部に部分的に延びる複数の組の第２開口を形成し、１
組の前記各第２開口は前記第１開口の各組の一つから１
対の隣接する開口に相互接続して前記基部に部分的に延
びかつ前記窪みの一つを囲む連続的な溝を形成し、次に
前記第２開口を前記基部全体に延ばして前記各窪みに結
合する個々のパッケージを形成する段階を含む。前記基
部は鋳造基部であり、前記第１および第２開口は基部内
に鋳造することが望ましい。前記第２開口は基部全体に
延びて、前記第２開口内に配設される基部の残りの部分
を衝撃で除くことによりパッケージを分離する。電気要
素が前記窪み内に配設され、前記パッケージの上にオー
バーレイがあって、前記窪み内の電気要素に相互接続す
る。前記窪みの残りの部分は埋め込み構成物があること
が望ましい。オプションで、はんだ球を相互接続に固着
し、また冷却フィンを前記基部内に設けてよい。また基
部は切り離すことのできる複数の窪みを備える薄い板で
よく、前記板の厚みはせいぜい前記窪み内に配設される
要素の高さ寸法とほぼ同じである。
【図面の簡単な説明】
【図１】複数のパッケージをその上に製作するが、図示
するのは１個のパッケージだけである、鋳造基部の平面
図。
【図２】図１の線２−２に沿う断面図。
【図３】本発明の部分的に製作された単一パッケージの
透視図。
【図４】図２のパッケージの第２の実施態様の断面図。
【図５】オーバーレイを示す、本発明の部分的に製作さ
れたパッケージの平面図。
【図６】図２のパッケージの第３の実施態様の断面図。
【図７】本発明のパッケージの第４の実施態様の断面
図。
【符号の説明】
１ 基部 ３ パッケージ ５，７ 溝 ９ 窪み １１ デバイス １３ オーバーレイ １５ 溝 １７ 金属被覆 １９ はんだ球 ３１ 板 ３３ 窪み ３５ 水平線 ３７ 垂直線 １０３ パッケージ １０９ 窪み １１１ 増幅器 １１３ オーバーレイ １２１ パッケージの角

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体のパッケージを製作する方法であ
    って、 （ａ） 中に複数の窪みを備える基部を設け、 （ｂ） 前記基部全体に延びかつ各組が前記窪みの一つ
    を囲む、複数の組の間隔をあけた第１開口を形成し、 （ｃ） 前記基部に部分的に延びる複数の組の第２開口
    を形成し、１組の前記各第２開口は前記第１開口の前記
    各組の一つから１対の隣接する開口に相互接続して、前
    記基部に部分的に延びかつ前記窪みの一つを囲む連続的
    な溝を形成し、 （ｄ） 次に前記第２開口を前記基部全体に延ばして前
    記各窪みに結合する個個のパッケージを形成する、段階
    を含む方法。
  2. 【請求項２】 半導体パッケージであって、 （ａ） 中に複数の窪みを備える基部と、 （ｂ） 前記基部全体に延びかつ各組が前記窪みの一つ
    を囲む、複数の組の間隔をあけた第１開口と、 （ｃ） 前記基部に部分的に延びる複数の組の第２開口
    であって、１組の前記各第２開口は前記第１開口の前記
    各組の一つから１対の隣接する開口に相互接続して、前
    記基部に部分的に延びかつ前記窪みの一つを囲む連続的
    な溝を形成する第２開口と、を備える半導体パッケー
    ジ。
JP6226878A 1993-09-21 1994-09-21 集積回路パッケージ化の方法およびパッケージ Pending JPH07240479A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12504893A 1993-09-21 1993-09-21
US125048 1993-09-21

Publications (1)

Publication Number Publication Date
JPH07240479A true JPH07240479A (ja) 1995-09-12

Family

ID=22417977

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6226878A Pending JPH07240479A (ja) 1993-09-21 1994-09-21 集積回路パッケージ化の方法およびパッケージ

Country Status (2)

Country Link
US (2) US6476470B1 (ja)
JP (1) JPH07240479A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030057544A1 (en) * 2001-09-13 2003-03-27 Nathan Richard J. Integrated assembly protocol
US20030059976A1 (en) * 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
US6528351B1 (en) 2001-09-24 2003-03-04 Jigsaw Tek, Inc. Integrated package and methods for making same
US20030153119A1 (en) * 2002-02-14 2003-08-14 Nathan Richard J. Integrated circuit package and method for fabrication
WO2003104945A2 (en) * 2002-06-11 2003-12-18 First Data Corporation Value processing network and methods
US6903458B1 (en) 2002-06-20 2005-06-07 Richard J. Nathan Embedded carrier for an integrated circuit chip
US7230333B2 (en) 2005-04-21 2007-06-12 International Rectifier Corporation Semiconductor package

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3926746A (en) * 1973-10-04 1975-12-16 Minnesota Mining & Mfg Electrical interconnection for metallized ceramic arrays
US4562092A (en) * 1980-08-04 1985-12-31 Fine Particle Technology Corporation Method of fabricating complex microcircuit boards, substrates and microcircuits and the substrates and microcircuits
US4426773A (en) * 1981-05-15 1984-01-24 General Electric Ceramics, Inc. Array of electronic packaging substrates
JPS5980946A (ja) * 1982-10-30 1984-05-10 Ngk Insulators Ltd セラミツクリ−ドレスパツケ−ジおよびその製造法
US4681656A (en) * 1983-02-22 1987-07-21 Byrum James E IC carrier system
US4833102A (en) * 1987-03-17 1989-05-23 National Semiconductor Corporation Process of making a ceramic lid for use in a hermetic seal package
US4937658A (en) 1987-11-06 1990-06-26 Ford Aerospace Corporation Interconnection system for integrated circuit chips
FR2645680B1 (fr) * 1989-04-07 1994-04-29 Thomson Microelectronics Sa Sg Encapsulation de modules electroniques et procede de fabrication
US5227338A (en) 1990-04-30 1993-07-13 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
JPH0423441A (ja) * 1990-05-18 1992-01-27 Fujitsu Ltd セラミックパッケージ半導体装置およびその製造方法
US5175613A (en) * 1991-01-18 1992-12-29 Digital Equipment Corporation Package for EMI, ESD, thermal, and mechanical shock protection of circuit chips
KR940006179Y1 (ko) 1991-07-13 1994-09-10 금성일렉트론 주식회사 반도체 패키지용 캐리어
US5185654A (en) * 1991-11-27 1993-02-09 Motorola, Inc. Electrostatic RF absorbant circuit carrier assembly and method for making the same
US5212406A (en) 1992-01-06 1993-05-18 Eastman Kodak Company High density packaging of solid state devices
US5280193A (en) 1992-05-04 1994-01-18 Lin Paul T Repairable semiconductor multi-package module having individualized package bodies on a PC board substrate

Also Published As

Publication number Publication date
US6476470B1 (en) 2002-11-05
US5756368A (en) 1998-05-26

Similar Documents

Publication Publication Date Title
JP2909704B2 (ja) 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なｉｃチップ積層体
US5786628A (en) Method and workpiece for connecting a thin layer to a monolithic electronic modules surface and associated module packaging
US5910682A (en) Semiconductor chip stack package
US5414299A (en) Semi-conductor device interconnect package assembly for improved package performance
KR100533673B1 (ko) 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
US7064006B2 (en) Multiple die stack apparatus employing T-shaped interposer elements
US7327020B2 (en) Multi-chip package including at least one semiconductor device enclosed therein
US5506753A (en) Method and apparatus for a stress relieved electronic module
KR100716871B1 (ko) 반도체패키지용 캐리어프레임 및 이를 이용한반도체패키지와 그 제조 방법
US6844217B2 (en) Die support structure
JP2547637B2 (ja) ピン格子配列パッケージ構造
US20050205979A1 (en) Semiconductor package and method for fabricating the same
US20060022325A1 (en) Cap wafer, semiconductor package, and fabricating method thereof
KR20020009605A (ko) 적층 가능한 가요성 회로 ｉｃ 패키지 및 그 제조 방법
KR19980032206A (ko) 고성능 멀티 칩 모듈 패키지
US20180366393A1 (en) Chip packaging method and package structure
US6670704B1 (en) Device for electronic packaging, pin jig fixture
JPH07240479A (ja) 集積回路パッケージ化の方法およびパッケージ
US8779566B2 (en) Flexible routing for high current module application
US6798055B2 (en) Die support structure
EP1627430B1 (en) An integrated circuit package employing a flexible substrate
JP3418759B2 (ja) 半導体パッケージ
KR100388293B1 (ko) 반도체패키지
KR100351925B1 (ko) 적층형 반도체 패키지
JP3335657B2 (ja) 半導体パッケージ

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040827

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050214