JP3418759B2 - 半導体パッケージ - Google Patents

半導体パッケージ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージに
関するもので、より詳しくは、回路基板に多数の半導体
チップが配列され位置されるか、半導体チップまたは回
路基板が相互積層された半導体パッケージに関するもの
である。
【０００２】近年、半導体パッケージは、ボールグリッ
ドアレイ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）半導体パ
ッケージ（以下、ＢＧＡ半導体パッケージという）、チ
ップスケ−ル（ｃｈｉｐ ｓｃａｌｅ）半導体パッケー
ジ及びマイクロボールグリッドアレイ（ｍｉｃｒｏ ｂ
ａｌｌ ｇｒｉｄ ａｒｒａｙ）半導体パッケージ等の
ように漸次小型化及び薄型化の趨勢にある。
【０００３】ここで、前記超薄型のボールグリッドアレ
イ半導体パッケージは、通常、回路基板に一定大きさの
貫通孔が形成され、前記貫通孔の内側に半導体チップが
位置され、回路基板の一面に導電性ボールがアレイされ
て厚さが非常に薄い半導体パッケージを指称する。
【０００４】このような超薄型ボールグリッドアレイ半
導体パッケージを図１５に図示している。図示したよう
に、中央に半導体チップ２′が位置されるように一定の
大きさの貫通孔１９′が形成された回路基板１０′が具
備されており、前記貫通孔１９′の内側には下面に向っ
て多数の入出力パッド４′が形成された半導体チップ
２′が上面を外部に露出させたままで位置されている。
前記回路基板１０′は樹脂層１２′を中心に前記貫通孔
１９′外周縁の下面に回路パターン１４′が形成されて
おり、前記回路パターン１４′は外部環境から保護され
るようにその表面にカバーコート１８′がコーティング
されている。また、前記半導体チップ２′の入出力パッ
ド４′と前記回路基板１０′の回路パターン１４′は接
続手段２０′、例えば、導電性ワイヤ等で相互接続され
ており、前記回路基板１０′の貫通孔１９′内側に位置
する半導体チップ２′、接続手段２０′等は封止材で封
止された封止部４０′により外部環境から保護された。
また、前記回路基板１０′の下面に形成された回路パタ
ーン１４′には多数の導電性ボール３０′が融着され、
後にメインボードに実装が可能となっている。よって、
半導体チップ２′の電気的信号は入出力パッド４′、接
続手段２０′、回路パターン１４′及び導電性ボール３
０′の順に導通される。
【０００５】一方、従来のこのような半導体パッケージ
は一つの回路基板に一つの半導体チップだけが搭載され
るから、多様な機能を有する多数の半導体チップを同時
に収容することが不可能であるという問題点がある。即
ち、各回路基板には通常、一つの半導体チップだけを搭
載して所定の半導体パッケージを具備し、また、この半
導体パッケージがメインボードに実装されるから、多数
の半導体チップが要求された場合、半導体パッケージの
数も増加し、これにより、メインボードの面積も共に大
きくなければならないという短所がある。
【０００６】
【発明が解決しようとする課題】したがって、本発明は
上記のような従来の問題点を解決すべく案出したもので
あり、本発明の目的は、多数の半導体チップを一つの回
路基板に収容することによって、メインボードへの実装
密度を極大化し、また、パッケージの厚さは従来と同一
に維持しながらも高性能化された半導体パッケージの提
供にある。
【０００７】本発明の他の目的は、半導体チップまたは
回路基板を積層して、多様な機能の半導体チップを一つ
の半導体パッケージ内に収容することによって実装密度
を極大化し、また高性能化された半導体パッケージの提
供にある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明による半導体パッケージは、一面に多数の入出
力パッドが形成されており、それぞれ一定の距離に離隔
され配置された複数の半導体チップと；前記複数の半導
体チップを収容するように複数の貫通孔が形成された樹
脂層の一方側表面には回路パターンが形成されており、
この回路パターンを外部環境から保護するようにカバー
コートでコーティングされた回路基板と；複数の半導体
チップの入出力パッドと回路基板の回路パターンとを電
気的に接続する接続手段と；各貫通孔内側の半導体チッ
プと接続手段とを含む領域を外部環境から保護するた
め、その上下両側表面が外部に露出すると共にその一方
側表面は前記接続手段が接続される側と対向する側の回
路基板表面と同一平面を成すように封止材で封止し形成
された封止部と；回路基板の回路パターンに融着され、
後に、メインボードに実装される多数の導電性ボールと
を包含してなる半導体パッケージであって、前記接続手
段が接続される側と対向する側の半導体チップ表面が、
接続手段が接続される側と対向する側の回路基板表面と
同一平面を成すように封止材の外側に直接露出されたこ
とを特徴とする。
【０００９】なお、上記の半導体パッケージにおいて、
封止部は、複数の貫通孔と、半導体チップと、接続手段
とを含む領域を一体に封止して形成されても良く、また
は、この封止部は、前記各貫通孔と、半導体チップと、
接続手段とを含む一組の領域毎にそれぞれ独立的に封止
することによって、複数の封止部からなることが好適で
ある。前記半導体チップは、上面が封止材外側へ露出さ
れていても良く、半導体チップには、その下面に入出力
パッドが形成されており、回路基板は、その下面に回路
パターンが形成されていることが好ましく、また、半導
体チップはその上面に入出力パッドが形成されており、
回路基板はその上下両面に回路パターンが全部形成され
ており、この上下両面の回路パターンは、導電性のビア
ホールにより相互に連結されていても良い。さらに、半
導体チップは下面が封止材の外側に露出されていること
が好ましい。
【００１０】また、目的を達成するため本発明の半導体
パッケージは、下面に多数の入出力パッドが形成された
第１の半導体チップと；少なくとも一つの第１の半導体
チップの上面に配置され、接着剤層を介して前記第１の
半導体チップに接着され、上面に多数の入出力パッドが
形成された第２の半導体チップと；第１の半導体チップ
が配置され、所定の大きさの貫通孔を形成する樹脂層の
上下両面には回路パターンが形成されており、前記上下
両面の回路パターンは導電性のビアホールにより相互に
連結されており、前記回路パターンを外部環境から保護
するようにカバーコートでコーティングした回路基板
と；第１の半導体チップ及び第２の半導体チップの入出
力パッドと回路基板の回路パターンとを電気的に接続す
る接続手段と；貫通孔と、第１の半導体チップと、第２
の半導体チップと、接続手段とを含む領域を外部環境か
ら保護するように封止材で封止して形成された封止部
と；回路基板の底面の回路パターンに融着され、後に、
メインボードに実装される多数の導電性ボールとを包含
してなる半導体パッケージであって、回路基板の上面に
は、この回路基板の貫通孔と回路基板平面方向位置と対
応する同位置に貫通孔が形成され、第２の半導体チップ
が配置されるように第２回路基板が接着剤層で接着され
ており、前記第２の半導体チップは前記第２回路基板の
回路パターンに接続手段で接続されており、前記第２回
路基板の一方側は前記回路基板の側端部位置より外側へ
所定長さ延長され、この延長された部分に導電性ボール
が融着されたことを特徴とする。
【００１１】なお、このような半導体パッケージにおい
て、回路基板に形成された貫通孔は、一個以上形成され
ることによって、一双以上の第１の半導体チップ及び第
２の半導体チップが回路基板に配置されていることが好
ましく、また、第１の半導体チップの内、選択されたい
ずれか一つの第１の半導体チップには、その上面に第２
の半導体チップが位置されることなく、封止部の外側に
露出されていることが好適である。
【００１２】また、目的を達成するために本発明による
半導体パッケージは、一面に多数の入出力パッドが形成
された第１の半導体チップと；第１の半導体チップが配
置される所定の大きさの貫通孔を形成する樹脂層の表面
に回路パターンが形成されており、この回路パターンを
外部環境から保護するようにカバーコートでコーティン
グされた第１回路基板と；第１回路基板の貫通孔の外周
縁上面に接着された第２の半導体チップと；第１回路基
板の上面に接着され、前記第２の半導体チップが配置さ
れるように所定の大きさの貫通孔が形成された樹脂層の
表面に回路パターンが形成されており、この回路パター
ンは外部環境から保護されるようにカバーコートでコー
ティングされており、前記第１回路基板の側端部位置か
ら外側へ所定長さ延長された第２回路基板と；第１の半
導体チップ及び第２の半導体チップと、第１回路基板及
び第２回路基板の回路パターンとをそれぞれ電気的に接
続する接続手段と；第１の半導体チップと、第２の半導
体チップと、接続手段とを含む領域を外部環境から保護
するために封止材で封止して形成された封止部と；第１
回路基板の下面及び第１回路基板の側端部位置から外側
へ所定長さ延長された部分の第２回路基板下面の回路パ
ターンに融着された多数の導電性ボールとを包含してな
ることを特徴とする。
【００１３】このような半導体パッケージにおいて、第
１回路基板の貫通孔とその回路基板平面方向位置に対応
する同位置の第２回路基板に貫通孔がさらに形成されて
おり、第１の半導体チップの下部は封止部の下面に露出
されていても良く、また、第１回路基板及び第２回路基
板は上下両面に回路パターンが形成されており、上下両
面の回路パターンは導電性のビアホールによりそれぞれ
連結されていることが好適であり、第１回路基板には、
その下面にだけ回路パターンが形成されており、第２回
路基板には、上下両面に回路パターンが形成されてお
り、前記第２回路基板の上下両面に形成された回路パタ
ーンは導電性のビアホールによりそれぞれ連結されてい
ても良い。さらにまた、第２回路基板には、第１回路基
板の貫通孔の外周縁の上面に複数の貫通孔が形成されて
おり、前記各貫通孔には第２の半導体チップが配置され
ていても良く、ここで、第１回路基板には、第２回路基
板の貫通孔の外周縁下面に複数の貫通孔が形成されてお
り、前記各貫通孔には第１の半導体チップが位置されて
いても良い。
【００１４】上述した本発明による半導体パッケージに
よれば、多数の半導体チップを一つの回路基板で同一の
平面上に収容ができるので、高性能、高容量化された半
導体パッケージが得られ、メインボードへの実装密度を
極大化するようになる。また、各半導体チップは回路基
板に形成された多数の貫通孔の内側に位置するため、半
導体パッケージの厚さは従来のように薄く維持される。
さらに、一つの回路基板に多数の半導体チップを積層す
るか、または多数の回路基板及び半導体チップを相互積
層することによって、高性能及び高容量化された半導体
パッケージを具現すると共に、メインボードへの実装密
度を極大化するようになる。
【００１５】
【発明の実施の形態】以下、本発明につき、添付図面を
参照して詳細に説明する。
【００１６】図１乃至図４は本発明の第１の実施態様に
よる半導体パッケージの断面図及び封止部が除去された
状態を示す底面図である。
【００１７】図１に示されるように、下面に向って多数
の入出力パッド４が形成されており、互いに一定の距離
に離隔された複数の半導体チップ２が同一面上に配置さ
れている。各半導体チップ２は回路基板１０に多数形成
されている各貫通孔１９の内側に収容されており、回路
基板１０には樹脂層１２の一面に微細な多数の導電性の
回路パターン１４が形成されており、この回路パターン
１４は外部環境から保護されるようにカバーコート１８
でコーティングされている。ここで、前記カバーコート
１８は一種の絶縁性の高分子樹脂である。
【００１８】前記回路パターン１４は、半導体チップ２
と接続手段２０で接続される部分であるボンドフィンガ
ー１４ａと、このボンドフィンガー１４ａから延長さ
れ、導電性ボール３０が融着されるボールランド１４ｂ
とからなり、前記ボンドフィンガー１４ａ及びボールラ
ンド１４ｂは、それぞれ一部分がカバーコート１８から
開口（Ｏｐｅｎ）されている。前記ボンドフィンガー１
４ａには、接続手段との良好な接続のために金（Ａｕ）
等が鍍金されており、ボールランド１４ｂには、導電性
ボールの良好な融着のために金（Ａｕ）、銀（Ａｇ）、
ニッケル（Ｎｉ）及びパラジウム（Ｐｄ）等が鍍金され
ている。
【００１９】一方、前記回路基板１０に形成された貫通
孔１９は、図２に示したように、４個の貫通孔１９を一
定の距離に離隔させてほぼ正四角形の形状に形成されて
いる。また、前記回路基板１０を長方形の形状に形成
し、貫通孔１９を４個以上設けたモジュール（Ｍｏｄｕ
ｌｅ）形態で具備することもできる。図面中、破線で表
示した部分は封止部４０が形成される領域を示したもの
である。
【００２０】また、前記各半導体チップ２の入出力パッ
ド４と回路パターン１４の内のボンドフィンガー１４ａ
とは金（ｇｏｌｄ）ワイヤやアルミニウムワイヤ（Ａｌ
ｕｍｉｎｉｕｍ Ｗｉｒｅ）等の導電性ワイヤである接
続手段２０により相互連結されている。
【００２１】一方、前記各貫通孔１９内側の半導体チッ
プ２、接続手段２０及び回路パターン１４中、ボンドフ
ィンガー１４ａ等は外部環境から保護するようにエポキ
シモールディングコンパウンド（Ｅｐｏｘｙ Ｍｏｌｄ
ｉｎｇ Ｃｏｍｐｏｕｎｄ）や液相封止材（Ｇｌｏｐ
Ｔｏｐ）等で封止され一体の封止部４０をなしており、
前記半導体チップ２の上面は封止部４０の外側へ露出さ
れ、容易に放熱されるようになっている。ここで、回路
基板１０の樹脂層２０の領域の内、前記複数の貫通孔１
９のそれぞれの貫通孔１９同士の間に挟まれた領域も封
止材で封止されることによって、前記各々の貫通孔１９
は一つの封止部４０で被覆されている。
【００２２】また、前記回路基板１０の回路パターン１
４中、ボールランド１４ｂには多数のソルダーボール
（Ｓｏｌｄｅｒ Ｂａｌｌ）のような導電性ボール３０
が融着されており、これはメインボード（Ｍａｉｎ Ｂ
ｏａｒｄ）に実装されることになる部分である。
【００２３】このような回路基板１０において、半導体
チップ２の電気的信号は入出力パッド４、接続手段２
０、回路パターン１４（ボンドフィンガー１４ａ乃至ボ
ールランド１４ｂ）、導電性ボール３０を介してメイン
ボードへ伝達され、また伝達を受けることとなる。
【００２４】一方、図３に示したように、前記半導体チ
ップ２及び樹脂層１２の封止部４０と反対側の面には熱
導電性層６０、即ち、銅（Ｃｕ）、アルミニユウム（Ａ
ｌ）等の導電性層をさらに形成することによって、半導
体チップ２の放熱性能をより向上させることができる。
【００２５】また、図４に示したように、半導体チップ
２の入出力パッド４の形成方向と導電性ボール３０の形
成方向が互いに反対方向になるように形成されていても
良い。即ち、前記半導体チップ２の上面に入出力パッド
４が形成されており、前記回路基板１０の樹脂層１２の
上面にはボンドフィンガー１４ａが、樹脂層１２の下面
にはボールランド１４ｂが包含された回路パターン１４
が形成されている。この時、樹脂層１２両面の回路パタ
ーン１４を導電性のビアホール１６に連結する必要があ
り、前記半導体チップ２の下面は封止部４０の外側へ露
出されていることが望ましい。
【００２６】図５及び図６は本発明の第２の実施態様に
よる半導体パッケージの断面図及び封止部が除去された
状態の底面図である。図示したように、第２の実施態様
は第１の実施態様と類似するので、その相違点のみにつ
いて説明することにする。
【００２７】第１の実施態様では、前記回路基板１０の
各貫通孔１９、半導体チップ２及び接続手段２０等が封
止材で一体に封止されることによって、一つの封止部４
０を形成している。この場合、封止部４０の面積は回路
基板１０の断面積より若干小さく、このように封止部４
０の面積が回路基板１０の面積に近い場合は、半導体パ
ッケージが曲がるそり（Ｗａｒｐａｇｅ）現象を誘発し
得るという問題がある。何故ならば、それは前記封止部
４０と回路基板１０の熱膨張係数が互いに相異するから
である。
【００２８】したがって、本発明の第２の実施態様で
は、前記一つの貫通孔１９と、この貫通孔１９に配置さ
れた半導体チップ２と、接続手段２０とボンドフィンガ
ー１４ａの一部とを一組として、それぞれ一組毎に独立
して封止することによって、相互に独立した複数の封止
部４０が形成されている。これによって、回路基板１０
の面積に比べて各々独立した封止部４０の面積が小さく
なるので、第１の実施態様に比べてそり（Ｗａｒｐａｇ
ｅ）現象が抑制されている。
【００２９】図７及び図８は本発明の第３の実施態様に
よる半導体パッケージの断面図である。図示したよう
に、下面に向って多数の入出力パッド４が具備された第
１の半導体チップ２ａが位置されており、この第１の半
導体チップ２ａの上面には、接着剤層５０を介して、上
面に多数の入出力パッド４が具備された第２の半導体チ
ップ２ｂが接着されている。ここで、前記接着剤層５０
としては、一般的なエポキシ接着剤が用いられた両面接
着フィルムまたは両面テ−プ等が使用される。
【００３０】前記第１の半導体チップ２ａの外周縁には
この第１の半導体チップ２ａが収容される所定の大きさ
の貫通孔１９が形成された樹脂層１２の一部の上下両表
面に導電性の回路パターン１４が形成されており、この
回路パターン１４は外部環境から保護されるようにカバ
ーコート１８でコーティングされている。このカバーコ
ート１８は、回路基板１０の樹脂層１２と回路パターン
１４とのそれぞれの表面の一部をコーティングしてい
る。ここで、前記上下両面の回路パターン１４はそれぞ
れ導電性のビアホール１６により連結されている。
【００３１】より具体的には、前記回路パターン１４
は、第１の半導体チップ２ａの入出力パッド４と、接続
手段で接続される部分であるボンドフィンガー１４ａ
と、前記ボンドフィンガー１４ａに接続され、導電性ボ
ールが融着されるボールランド１４ｂとを含んで成り、
前記ボンドフィンガー１４ａの一部及びボールランド１
４ｂの一部はカバーコート１８の外側に開口されてい
る。
【００３２】また、前記第１の半導体チップ２ａの入出
力パッド４は接続手段２０により回路基板１０の下面に
形成されたボンドフィンガー１４ａに接続されており、
前記第２の半導体チップ２ｂの入出力パッド４は接続手
段２０により回路基板１０の上面に形成されたボンドフ
ィンガー１４ａ′に接続されている。ここで、前記接続
手段２０は、前述のように、ゴールドワイヤ（Ａｕ Ｗ
ｉｒｅ）やアルミニウムワイヤ（Ａｌ Ｗｉｒｅ）のよ
うな導電性ワイヤが利用される。
【００３３】一方、前記貫通孔１９、第１の半導体チッ
プ２ａ、第２の半導体チップ２ｂ及び接続手段２０等は
外部の塵、湿気、電気的な衝撃または機械的な衝撃等の
外部環境から保護するようにエポキシモールディングコ
ンパウンド（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏ
ｕｎｄ）や液相封止材等の封止材で封止されて所定の封
止部４０をなしている。なお、この第３の実施態様にお
ける平面図は省略するが、第１の実施態様と同様に、複
数の貫通孔の領域を封止しても良く、また、第２の実施
態様のように個々の貫通孔の領域ごとに封止する複数の
封止部を設けても良い。
【００３４】また、前記回路基板１０の下面に形成され
たボンドフィンガー１４ｂには多数の導電性ボール３０
が融着されている。この導電性ボール３０として、望ま
しくはソルダーボールを使用する。また、前記導電性ボ
ール３０は、メインボードに実装される際に入出力端子
として用いられることとなる。
【００３５】このような第３の実施態様による半導体パ
ッケージでは、前記第１の半導体チップ２ａ及び第２の
半導体チップ２ｂの電気的な信号は回路基板１０の回路
パターン１４（ボンドフィンガー１４ａ、ビアホール１
６、ボールランド１４ｂ）及び導電性ボール３０を介し
てメインボードと導通することになる。そして、一つの
回路基板１０に２個の第１の半導体チップ２ａ及び第２
の半導体チップ２ｂが搭載されたことによって、メイン
ボードに実装される際に、実装密度を増大することが可
能なる。
【００３６】図９及び図１０は本発明の第４の実施態様
による半導体パッケージの断面図である。図９及び図１
０の断面図上では、回路基板１０には２個の貫通孔１９
が具備されており、各貫通孔１９には、少なくとも第１
の半導体チップ２ａが配置されている。また、図９に示
したように、前記各第１の半導体チップ２ａの上面には
第２の半導体チップ２ｂが接着剤層５０を介して接着さ
れており、それぞれの前記第１の半導体チップ２ａ及び
第２の半導体チップ２ｂは、回路基板１０の樹脂層１２
の上下両表面に形成されたボンドフィンガー１４ａ、１
４ａ′に導電性ワイヤのような電気的な接続手段２０に
より各々接続されている。また、前記２個の貫通孔１９
と、各貫通孔１９の内側に配置される第１の半導体チッ
プ２ａ及び第２の半導体チップ２ｂと、接続手段２０
と、ボンドフィンガー１４ａ、１４ａ′のカバーコート
１８から開口する部分を含む貫通孔１９の外縁部とを包
含する領域は、封止材で封止され所定の封止部４０を形
成している。前記封止部４０は貫通孔１９と同数、ここ
では２個形成されている。
【００３７】ここで、図１０に示したように、いずれか
一つの第１の半導体チップ２ａの上面にだけ第２の半導
体チップ２ｂが接着剤層５０を介して接着され、その他
の第１の半導体チップ２ａの上面は封止部４０の外側に
露出されることもある。また、前記回路基板１０の樹脂
層１２の下面に形成されたボールランド１４ｂには多数
の導電性ボール３０が融着されている。なお、この第４
の実施態様における平面図は省略するが、第１の実施態
様と同様に、複数の貫通孔の領域を封止しても良く、ま
た、第２の実施態様のように個々の貫通孔の領域ごとに
封止する複数の封止部を設けても良い。
【００３８】図１１は本発明の第５実施態様による半導
体パッケージを示した断面図である。この断面図上で
は、回路基板として第１回路基板１０ａ及び第２回路基
板１０ｂの２個を具備しており、接着剤層５０を介して
重ね合わせられるように配置されている。第１回路基板
１０ａには、所定の位置に第１の貫通孔１９ａが形成さ
れており、この第１の貫通孔１９ａの内側には第１の半
導体チップ２ａが配置され、第１の半導体チップ２ａの
第２回路基板と対向する下面には、入出力パッド４が設
けられている。また、第１回路基板１０ａの断面方向上
部には、第２回路基板１０ｂが位置しており、この第２
回路基板１０ｂには、第２の貫通孔１９ｂが形成されて
いる。この第２の貫通孔１９ｂは、回路基板平面方向に
おける貫通孔１９ｂ中心の位置が、第１の貫通孔１９ａ
の中心と対応する位置に形成されており、第２回路基板
１０ｂの一方側端部は、前記第１回路基板１０ａの端部
位置より外側へ所定長さ延長されている。また、前記第
１の半導体チップ２ａの上面には第２の半導体チップ２
ｂが接着剤層５０を介して接着されており、この第２の
半導体チップ２ｂは第２の貫通孔１９ｂの内側に配置さ
れている。
【００３９】ここで、前記第１の半導体チップ２ａを含
む第１回路基板１０ａと、第２の半導体チップ２ｂを含
む第２回路基板１０ｂとに挟まれてそれぞれを接着する
接着剤層５０には、エポキシ接着剤が塗布された両面接
着フィルムまたは両面テ−プが用いられる。
【００４０】また、第１回路基板１０ａには、樹脂層１
２の接着剤層５０と対向する方向の下面にだけボンドフ
ィンガー１４ａ及びボールランド１４ｂを有する回路パ
ターン１４が形成されており、前記各ボールランド１４
ｂには第１の導電性ボール３０ａが融着されている。
【００４１】一方、第２回路基板１０ｂの樹脂層１２に
は、上下両面に回路パターン１４が形成されている。具
体的には、樹脂層１２の接着剤層５０と対向する方向の
上面にボンドフィンガー１４ａを有する回路パターン１
４が、又、下面にはボンドフィンガー１４ａとボールラ
ンド１４ｂを有する回路パターン１４が形成されてい
る。この第２回路基板１０ｂ下面のボールランド１４ｂ
は、前記第１回路基板１０ａの一方側端部の回路基板平
面方向位置より外側へ所定長さ延長された第２回路基板
１０ｂの樹脂層１２部分の下面に形成されており、この
ボールランド１４ｂには第２の導電性ボール３０ｂが融
着されている。ここで、前記第１回路基板１０ａ及び第
２回路基板１０ｂに各々融着された第１の導電性ボール
３０ａ及び第２の導電性ボール３０ｂはそれぞれの球面
下端部が全て同一の平面上に位置され、後に、メインボ
ードに容易に実装が可能となっている。
【００４２】図１２は本発明の第６実施態様による半導
体パッケージを示した断面図である。この断面図上で
は、回路基板として第１回路基板１０ａ及び第２回路基
板１０ｂの２個を具備しており、接着剤層５０を介して
重ね合わせられるように配置されている。第１回路基板
１０ａには、所定の位置に第１の貫通孔１９ａが形成さ
れており、第２回路基板１０ｂには、それぞれ所定の位
置に２個の第２の貫通孔１９ｂが形成されている。
【００４３】第１回路基板１０ａの第１の貫通孔１９ａ
の内側には、第１の半導体チップ２ａが配置されてお
り、第１の半導体チップ２ａの上面、すなわち接着剤層
５０側表面には、多数の入出力パッド４が形成されてい
る。第１回路基板１０ａにおいて、第１の貫通孔１９ａ
を形成する樹脂層１２の上下両面には、回路パターン１
４（上面にはボンドフィンガー１４ａ、下面にはボール
ランド１４ｂ）が形成されており、前記回路パターン１
４中、ボンドフィンガー１４ａ及びボールランド１４ｂ
を除外したその他の領域は、外部環境から保護するよう
にカバーコート１８でコーティングされている。ここ
で、前記樹脂層１２の上下両面の回路パターン１４は、
導電性のビアホール１６により相互連結されている。
【００４４】第２回路基板１０ｂに形成されている２個
の第２の貫通孔１９ｂのうち、１個の貫通孔１９ｂの内
側だけに第２の半導体チップ２ｂが配置されている。す
なわち、第１回路基板１０ａに配置された第１の半導体
チップ１９ａの接着層５０側表面の上部に位置する第２
の貫通孔１９ｂには、半導体チップは配置されず、第１
回路基板１０ａの第１の貫通孔１９ａを形成する樹脂層
１２の一方側上面における接着剤層５０上に位置して形
成された第２の貫通孔１９ｂにのみ第２の半導体チップ
が形成されている。
【００４５】前記第２回路基板１０ｂにおいて、樹脂層
１２の上下両面には、回路パターン１４（上面にボンド
フィンガー１４ａ、下面にボールランド１４ｂ）が形成
されており、回路パターン１４中、ボンドフィンガー１
４ａ及びボールランド１４ｂを除外したその他の領域を
外部環境から保護するようにカバーコート１８でコーテ
ィングされている。ここでも前記樹脂層１２の上下両面
の回路パターン１４はそれぞれ導電性のビアホール１６
により連結されている。
【００４６】また、前記第２回路基板１０ｂは、第１回
路基板１０ａの両側端部の回路基板平面方向位置よりそ
れぞれ外側へ所定長さ延長された第２回路基板１０ｂの
樹脂層１２部分に形成されたボールランド１４ｂに、第
２の導電性ボール３０ｂが融着されている。また、前記
第１回路基板１０ａと第２回路基板１０ｂ、第２の半導
体チップ２ｂと第１回路基板１０ａとの間には接着剤層
５０が介在されて互いに接着するようになっている。
【００４７】一方、前記第１の半導体チップ２ａは第１
回路基板１０ａに形成されたボンドフィンガー１４ａと
電気的な接続手段２０により相互接続されており、前記
第２の半導体チップ２ｂは第２回路基板１０ｂに形成さ
れたボンドフィンガー１４ａと電気的な接続手段２０に
より相互接続されている。
【００４８】また、前記第１回路基板１０ａの第１の貫
通孔１９ａとこの貫通孔１９ａの回路基板面方向位置に
対応する位置となる第２回路基板１０ｂには、第２の貫
通孔１９ｂが形成され前記第１の半導体チップ２ａと接
続された接続手段２０が第２回路基板１０ｂにより干渉
されないようになっている。前記第１の貫通孔１９ａ及
び第２の貫通孔１９ｂの内側にそれぞれ配置される第１
の半導体チップ２ａ及び第２の半導体チップ２ｂ、接続
手段２０を含む領域は外部環境から保護するように封止
材で封止されて所定の封止部４０が形成されている。
【００４９】さらに、前記第１回路基板１０ａ下面のボ
ールランド１４ｂには第１の導電性ボール３０ａが融着
されており、前記第１回路基板１０ａの回路基板平面方
向端部位置から外側へ延長された第２回路基板１０ｂの
樹脂部１２下面のボールランド１４ｂには、第２の導電
性ボール３０ｂが融着されている。ここで、前記第１の
導電性ボール３０ａと第２の導電性ボール３０ｂの各球
面下端部が全て同一の平面をなすように融着することに
よって、後に、メインボードに装着する際に、容易に実
装が可能になる。なお、この第６の実施態様における平
面図は省略するが、第１の実施態様と同様に、複数の貫
通孔の領域を封止しても良く、また、第２の実施態様の
ように個々の貫通孔の領域ごとに封止する複数の封止部
を設けても良い。
【００５０】図１３は本発明の第７実施態様による半導
体パッケージを示した断面図である。この断面図上で
は、回路基板として第１回路基板１０ａ及び第２回路基
板１０ｂの２個を具備しており、接着剤層５０を介して
重ね合わせられるように配置されている。第１回路基板
１０ａには、所定の位置に第１の貫通孔１９ａが形成さ
れており、第２回路基板１０ｂには、それぞれ所定の位
置に２個の第２の貫通孔１９ｂが形成されている。
【００５１】第１回路基板１０ａには、所定の位置に第
１の貫通孔１９ａが形成されており、この第１の貫通孔
１９ａの内側には第１の半導体チップ２ａが配置され、
第１の半導体チップ２ａの第２回路基板と対向する下面
には、多数の入出力パッド４が設けられている。第１回
路基板１０ａにおいて、第１の貫通孔１９ａを形成する
樹脂層１２の下面には、ボンドフィンガー１４ａ及びボ
ールランド１４ｂを有する回路パターン１４が形成され
ており、前記回路パターン１４中、ボンドフィンガー１
４ａ及びボールランド１４ｂを除外したその他の領域
は、外部環境から保護するようにカバーコート１８でコ
ーティングされている。
【００５２】第２回路基板１０ｂにおいて、前記第１回
路基板１０ａの第１の貫通孔１９ａに配置された第１の
半導体チップ２ａと接着剤層５０を挟んで対向する位置
には、樹脂層１２が接着剤層５０に接着されて形成され
ており、この第２回路基板１０ｂの樹脂層１２の平面方
向両側には、複数の第２の貫通孔１９ｂがそれぞれ形成
されている。各第２の貫通孔１９ｂの内側には、第２の
半導体チップ２ｂがそれぞれ配置され、各第２の半導体
チップ２ａの第１回路基板と対向する上面には、多数の
入出力パッド４が設けられている。
【００５３】また、前記第２回路基板１０ｂは、第１回
路基板１０ａの両側端部の回路基板平面方向位置よりそ
れぞれ外側へ所定長さ延長された第２回路基板１０ｂの
樹脂層１２を有し、この外側に延長された樹脂層１２
は、その上下両面に回路パターン１４（上面にボンドフ
ィンガー１４ａ、下面にボールランド１４ｂ）が形成さ
れており、前記ボンドフィンガー１４ａ及びボールラン
ド１４ｂを除外した回路パターン１４は外部環境から保
護するようにカバーコート１８でコーティングされてい
る。ここで、前記樹脂層１２の上下両面の回路パターン
１４は導電性のビアホール１６によりそれぞれ連結され
ている。
【００５４】また、前記第１の半導体チップ２ａ及び第
１回路基板１０ａと第２の半導体チップ２ｂ及び第２回
路基板１０ｂとの間には接着剤層５０が介在しており、
接着剤層５０によって互いに接着されている。
【００５５】前記第１の半導体チップ２ａは、各第１の
半導体チップ２ａに設けられた入出力パッド４を介して
第１回路基板１０ａに形成されたボンドフィンガー１４
ａと電気的に接続する接続手段２０により相互接続され
ており、前記第２の半導体チップ２ｂも同様に、第２回
路基板１０ｂに形成されたボンドフィンガー１４ａと電
気的な接続手段２０により相互接続されている。
【００５６】前記第１の貫通孔１９ａ及び第２の貫通孔
１９ｂに位置する第１の半導体チップ２ａ、第２の半導
体チップ２ｂ、接続手段２０等を含む領域を外部環境か
ら保護するように封止材で封止されて所定の封止部４０
が形成されている。なお、この第７の実施態様における
平面図は省略するが、第１の実施態様と同様に、複数の
貫通孔の領域を封止しても良く、また、第２の実施態様
のように個々の貫通孔の領域ごとに封止する複数の封止
部を設けても良い。
【００５７】さらに、前記第１回路基板１０ａ下面のボ
ールランド１４ｂには第１の導電性ボール３０ａが融着
されており、前記第１回路基板１０ａの回路基板平面方
向端部位置から外側へ延長された第２回路基板１０ｂの
樹脂部１２下面のボールランド１４ｂには、第２の導電
性ボール３０ｂが融着されている。ここで、第５の実施
態様及び第６の実施態様と同様に、前記第１の導電性ボ
ール３０ａと第２の導電性ボール３０ｂの下端面部は同
一の平面をなす。
【００５８】図１４は本発明の第８の実施態様による半
導体パッケージを示した断面図である。図示したよう
に、この第８の実施態様は第７の実施態様と類似してお
り、その一部は第２の実施態様における図５の形態と同
様であるため、第７の実施態様と相違する点について説
明する。すなわち、断面図上では、第１回路基板１０ａ
には、所定の位置に２個の第１の貫通孔１９ａが形成さ
れており、各貫通孔１９ａの内側にそれぞれ第１の半導
体チップ２ａが配置され、この部分形態は第２の実施態
様における図５に示した回路基板の部分形態と同様であ
る。ただし、第１回路基板１０ａにおける各第１の貫通
孔１９ａのそれぞれ回路基板平面方向の同位置で、接着
剤層５０と対向する上面には、それぞれ第２回路基板の
樹脂層１２が形成され、第２回路基板１０ｂにおける各
第２の貫通孔１９ｂとそれぞれ回路基板平面方向の同位
置で、接着剤層５０と対向する下面には、それぞれ第１
回路基板の樹脂層１２が形成されている。すなわち、第
２回路基板には、第１回路基板の貫通孔の外周縁の上面
に複数の貫通孔が形成されており、第１回路基板には、
第２回路基板の貫通孔の外周縁下面に複数の貫通孔が形
成され、したがって、各第１の貫通孔１９ａ及び各第２
の貫通孔１９ｂのそれぞれ内側に配置される第１の半導
体チップ２ａ及び第２の半導体チップ２ｂは、回路基板
平面方向ではそれぞれ交互に、ジグザグ形態に配置され
ている。
【００５９】以上、本発明について、実施態様を示して
説明したが、これらの実施態様に限定されるもではな
く、本発明の技術思想を外れない範囲で多様に変形して
実施することが可能である。
【００６０】
【発明の効果】したがって、本発明による半導体パッケ
ージによれば多数の半導体チップを一つの回路基板で同
一の平面上に収容することによって、高性能、高容量化
された半導体パッケージが得られ、メインボードへの実
装密度を極大化する効果がある。また、各々の半導体チ
ップは回路基板に形成された多数の貫通孔内側に位置す
ることによって、半導体パッケージの厚さを薄く維持さ
れる効果がある。
【００６１】さらに、一つの回路基板に多数の半導体チ
ップを積層するか、または多数の回路基板及び半導体チ
ップを相互積層することによって、高性能及び高容量化
された半導体パッケージを具現すると共に、メインボー
ドへの実装密度を極大化する効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施態様による半導体パッケー
ジの断面図である。
【図２】本発明の第１の実施態様による半導体パッケー
ジの封止部が除去された状態の底面図である。
【図３】本発明の第１の実施態様による半導体パッケー
ジの断面図である。
【図４】本発明の第１の実施態様による半導体パッケー
ジの断面図である。
【図５】本発明の第２の実施態様による半導体パッケー
ジの断面図である。
【図６】本発明の第２の実施態様による半導体パッケー
ジの封止部が除去された状態の底面図である。
【図７】本発明の第３の実施態様による半導体パッケー
ジの断面図である。
【図８】本発明の第３の実施態様による半導体パッケー
ジの断面図である。
【図９】本発明の第４の実施態様による半導体パッケー
ジの断面図である。
【図１０】本発明の第４の実施態様による半導体パッケ
ージの断面図である。
【図１１】本発明の第５の実施態様による半導体パッケ
ージの断面図である。
【図１２】本発明の第６の実施態様による半導体パッケ
ージの断面図である。
【図１３】本発明の第７の実施態様による半導体パッケ
ージの断面図である。
【図１４】本発明の第８の実施態様による半導体パッケ
ージの断面図である。
【図１５】従来の半導体パッケージの断面図である。
【符号の説明】
２ 半導体チップ、 ２ａ 第１の半導体チップ、 ２ｂ 第２の半導体チップ ４ 入出力パッド １０ 回路基板 １０ａ 第１回路基板 １０ｂ 第２回路基板 １２ 樹脂層 １４ 回路パターン １４ａ ボンドフィンガー（Ｂｏｎｄ Ｆｉｎｇｅｒ） １４ｂ ボールランド（Ｂａｌｌ Ｌａｎｄ） １６ ビアホール（Ｖｉａ Ｈｏｌｅ） １８ カバーコート（Ｃｏｖｅｒ Ｃｏａｔ） １９ 貫通孔 １９ａ 第１の貫通孔 １９ｂ 第２の貫通孔 ２０ 接続手段 ３０ 導電性ボール ３０ａ 第１の導電性ボール ３０ｂ 第２の導電性ボール ４０ 封止部 ５０ 接着剤層 ６０ 熱導電性層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 全 道 成 アメリカ アリゾーナ 85226 チャン ドール スート 900 ノース ルール ロード 2055 (56)参考文献 特開 平８−255868（ＪＰ，Ａ) 特開 平８−250652（ＪＰ，Ａ) 特開 平８−125112（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00 - 25/18

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】 一面に多数の入出力パッドが形成されて
    おり、それぞれ一定の距離に離隔され配置された複数の
    半導体チップと、 前記複数の半導体チップを収容するように複数の貫通孔
    が形成された樹脂層の一方側表面には回路パターンが形
    成されており、この回路パターンを外部環境から保護す
    るようにカバーコートでコーティングされた回路基板
    と、 前記複数の半導体チップの入出力パッドと回路基板の回
    路パターンとを電気的に接続する接続手段と、 前記各貫通孔内側の半導体チップと接続手段とを含む領
    域を外部環境から保護するため、その上下両側表面が外
    部に露出すると共にその一方側表面は前記接続手段が接
    続される側と対向する側の回路基板表面と同一平面を成
    すように封止材で封止し形成された封止部と、 前記回路基板の回路パターンに融着され、後に、メイン
    ボードに実装される多数の導電性ボールとを包含してな
    る半導体パッケージであって、 前記接続手段が接続される側と対向する側の前記半導体
    チップ表面が、前記接続手段が接続される側と対向する
    側の回路基板表面と同一平面を成すように前記封止材の
    外側に直接露出されたことを特徴とする半導体パッケー
    ジ 。
  2. 【請求項２】 前記封止部は、複数の貫通孔と、半導体
    チップと、接続手段とを含む領域を一体に封止して形成
    されたことを特徴とする請求項１記載の半導体パッケー
    ジ。
  3. 【請求項３】 前記封止部は、前記各貫通孔と、半導体
    チップと、接続手段とを含む一組の領域毎にそれぞれ独
    立的に封止することによって、複数の封止部からなるこ
    とを特徴とする請求項１記載の半導体パッケージ。
  4. 【請求項４】 前記半導体チップは、上面が封止材外側
    へ露出されたことを特徴とする請求項１記載の半導体パ
    ッケージ。
  5. 【請求項５】 前記半導体チップは、その下面に入出力
    パッドが形成されており、前記回路基板は、その下面に
    回路パターンが形成されたことを特徴とする請求項１記
    載の半導体パッケージ。
  6. 【請求項６】 前記半導体チップはその上面に入出力パ
    ッドが形成されており、回路基板はその上下両面に回路
    パターンが全部形成されており、前記上下両面の回路パ
    ターンは、導電性のビアホールにより相互に連結された
    ことを特徴とする請求項１記載の半導体パッケージ。
  7. 【請求項７】 前記半導体チップは下面が封止材の外側
    に露出されたことを特徴とする請求項１記載の半導体パ
    ッケージ。
  8. 【請求項８】 下面に多数の入出力パッドが形成された
    第１の半導体チップと、少なくとも一つの 前記第１の半導体チップの上面に配置
    され、接着剤層を介して前記第１の半導体チップに接着
    され、上面に多数の入出力パッドが形成された第２の半
    導体チップと、 前記第１の半導体チップが配置され、所定の大きさの貫
    通孔を形成する樹脂層の上下両面には回路パターンが形
    成されており、前記上下両面の回路パターンは導電性の
    ビアホールにより相互に連結されており、前記回路パタ
    ーンを外部環境から保護するようにカバーコートでコー
    ティングした回路基板と、 前記第１の半導体チップ及び第２の半導体チップの入出
    力パッドと回路基板の回路パターンとを電気的に接続す
    る接続手段と、 前記貫通孔と、第１の半導体チップと、第２の半導体チ
    ップと、接続手段とを含む領域を外部環境から保護する
    ように封止材で封止して形成された封止部と、 前記回路基板の底面の回路パターンに融着され、後に、
    メインボードに実装される多数の導電性ボールとを包含
    してなる半導体パッケージであって、 前記回路基板の上面には、この回路基板の貫通孔と回路
    基板平面方向位置と対応する同位置に貫通孔が形成さ
    れ、第２の半導体チップが配置されるように第２回路基
    板が接着剤層で接着されており、前記第２の半導体チッ
    プは前記第２回路基板の回路パターンに接続手段で接続
    されており、前記第２回路基板の一方側は前記回路基板
    の側端部位置より外側へ所定長さ延長され、この延長さ
    れた部分に導電性ボールが融着されたことを特徴とする
    半導体パッケージ 。
  9. 【請求項９】 前記回路基板に形成された貫通孔は、一
    個以上形成されることによって、一双以上の第１の半導
    体チップ及び第２の半導体チップが回路基板に配置され
    たことを特徴とする請求項８記載の半導体パッケージ。
  10. 【請求項１０】 前記第１の半導体チップの内、選択さ
    れたいずれか一つの第１の半導体チップには、その上面
    に第２の半導体チップが位置されることなく、封止部の
    外側に露出されたことを特徴とする請求項８記載の半導
    体パッケージ。
  11. 【請求項１１】 一面に多数の入出力パッドが形成され
    た第１の半導体チップと、 前記第１の半導体チップが配置される所定の大きさの貫
    通孔を形成する樹脂層の表面に回路パターンが形成され
    ており、この回路パターンを外部環境から保護するよう
    にカバーコートでコーティングされた第１回路基板と、 前記第１回路基板の貫通孔の外周縁上面に接着された第
    ２の半導体チップと、 前記第１回路基板の上面に接着され、前記第２の半導体
    チップが配置されるように所定の大きさの貫通孔が形成
    された樹脂層の表面に回路パターンが形成されており、
    この回路パターンは外部環境から保護されるようにカバ
    ーコートでコーティングされており、前記第１回路基板
    の側端部位置から外側へ所定長さ延長された第２回路基
    板と、 前記第１の半導体チップ及び第２の半導体チップと、第
    １回路基板及び第２回路基板の回路パターンとをそれぞ
    れ電気的に接続する接続手段と、 前記第１の半導体チップと、第２の半導体チップと、接
    続手段とを含む領域を外部環境から保護するために封止
    材で封止して形成された封止部と、 前記第１回路基板の下面及び第１回路基板の側端部位置
    から外側へ所定長さ延長された部分の第２回路基板下面
    の回路パターンに融着された多数の導電性ボールとを包
    含してなることを特徴とする半導体パッケージ。
  12. 【請求項１２】 前記第１回路基板の貫通孔とその回路
    基板平面方向位置に対応する同位置の第２回路基板に貫
    通孔がさらに形成されており、前記第１の半導体チップ
    の下部は封止部の下面に露出されたことを特徴とする請
    求項１１記載の半導体パッケージ。
  13. 【請求項１３】 前記第１回路基板及び第２回路基板は
    上下両面に回路パターンが形成されており、上下両面の
    回路パターンは導電性のビアホールによりそれぞれ連結
    されていることを特徴とする請求項１１又は１２記載の
    半導体パッケージ。
  14. 【請求項１４】 前記第１回路基板には、その下面にだ
    け回路パターンが形成されており、第２回路基板には、
    上下両面に回路パターンが形成されており、前記第２回
    路基板の上下両面に形成された回路パターンは導電性の
    ビアホールによりそれぞれ連結されていることを特徴と
    する請求項１１記載の半導体パッケージ。
  15. 【請求項１５】 前記第２回路基板には、第１回路基板
    の貫通孔の外周縁の上面に複数の貫通孔が形成されてお
    り、前記各貫通孔には第２の半導体チップが配置された
    ことを特徴とする請求項１１又は１４記載の半導体パッ
    ケージ。
  16. 【請求項１６】 前記第１回路基板には、第２回路基板
    の貫通孔の外周縁下面に複数の貫通孔が形成されてお
    り、前記各貫通孔には第１の半導体チップが位置されて
    いることを特徴とする請求項１５記載の半導体パッケー
    ジ。
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