KR20010063236A - 적층 패키지와 그 제조 방법 - Google Patents

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Abstract

본 발명은 적층 패키지와 그 제조 방법에 관한 것으로서, 본 발명의 적층 패키지는 집적회로와 전기적으로 연결되는 스터드 범프가 일면에 형성되어 있고 그 반대면으로부터 소정 두께만큼 그라인딩 되어 있는 반도체 칩이, 금속배선이 노출되도록 하여 일면에 접착층이 형성되어 있는 칩 캐리어의 노출된 상기 금속배선과 접속되도록 하여 플립 칩 본딩되어 있고, 상기 반도체 칩이 부착된 면에서 그 반도체 입의 외측 영역에 노출된 금속배선에 외부 접속단자가 부착되어 있으며, 그 반대쪽에 금속배선이 노출되어 있는 단위 반도체 칩 패키지를 일개소 단위로 하여, 복수의 단위 패키지가 상부의 단위 패키지의 외부 접속단자가 그에 대응되는 하부의 단위 반도체 칩 패키지의 노출된 금속배선과 접합되는 것을 특징으로 한다. 그리고, 본 발명의 적층 패키지 제조 방법은 ⒜ 집적회로와 전기적으로 연결되는 스터드 범프가 일면에 형성되어 있고 그 반대면으로부터 소정 두께만큼 그라인딩 되어 있는 반도체 칩과, 상방향과 하방향으로 소정 영역이 노출되도록 형성된 금속배선이 베이스 기판에 형성되어 있으며 상기 베이스 기판의 일방향으로 상기 금속배선의 노출부분이 개방되도록 하여 상기 금속배선을 덮는 접착층이 형성되어 있는 칩 캐리어를 준비하는 단계, ⒝ 상기 반도체 칩의 스터드 범프와 상기 칩 캐리어의 상기 금속배선이 접합되도록 플립 칩 본딩하는 단계, ⒞ 상기 칩 캐리어의 반도체 칩 부착 영역 외측에 상기 반도체 칩의 부착방향으로 노출된 상기 금속배선에 외부 접속수단을 형성하여 단위 반도체 칩 패키지를 제조하는 단계; 및 ⒟ 상위의 반도체 칩 패키지의 외부 접속수단과 그에 대응되는 하위의 반도체 칩 패키지의 반도체 칩 부착 방향으로 노출된 금속배선이 접합되도록 하여 상기 단위 반도체 칩 패키지를 수직으로 적층하여 접합하는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 박형의 적층 패키지 구현이 가능하며, 반도체 칩이 전극패드의 배열형태가 센터패드와 에지패드 모두에 용이하게 적용될 수 있으며, 언더-필이나 봉지 공정이 불필요하여 생산성 향상의 효과가 있다.

Description

적층 패키지와 그 제조 방법{Stack package and manufacturing method thereof}
본 발명은 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는 칩 캐리어에 반도체 칩이 실장된 단위 반도체 칩 패키지를 복수 개 적층하여 구성되는 형태의적층 패키지와 그 제조 방법에 관한 것이다.
최근에 반도체 산업의 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이에 따라, 개발된 기술 중의 하나가 용량과 실장밀도의 증가를 위하여 여러 개의 단위 반도체 소자 또는 단위 반도체 칩 패키지를 적층시킨 형태의 3차원 적층 기술이다.
3차원 적층 기술로 제조되는 패키지는 일반적으로 3차원 패키지라 일컬으며 IBM에서 최초로 소개되었다. 이러한 3차원 패키지 기술은 고집적도를 구현할 수 있다는 장점 외에도 전체적인 상호연결(interconnection)의 길이를 감소시킴으로써 전기적 특성 향상 및 저전력 소비 등의 장점이 있다. 이러한 적층 기술의 구현에 있어서 패키징(packaging)되지 않은 반도체 소자를 여러 개 적층시키는 기술은 신뢰성이 입증된 노운 굳 다이(known good die)의 제조 기술이 선행되어야 하는 등 여러 가지 필요한 기술이 요구된다. 따라서, 개별적으로 조립공정이 완료된 단위 반도체 칩 패키지를 여러 개 적층하여 구성되는 패키지 적층 기술이 현실적으로 실현 가능성이 높다. 3차원 적층 기술이 적용되는 대표적인 예로 적층 패키지를 소개하기로 한다. 동일한 기억용량의 반도체 칩 패키지를 3차원적으로 다수 개 적층하여 구성되는 적층 패키지에 대한 예가 도 1에 도시되어 있다.
도 1은 종래 기술에 따른 적층 패키지의 일 예를 나타낸 단면도이다.
도 1을 참조하면, 이 적층 패키지(50)는 도 1에 도시된 바와 같이 단위 반도체 칩 패키지(51)가 적어도 2개 이상 수직으로 적층되어 각 단위 반도체 칩 패키지(51)들의 외부리드(57)가 서로 접합되어 전기적인 연결을 이루고 있는 구조이다. 각 단위 반도체 칩 패키지(51)들의 구조는 일반적인 리드프레임의 내부리드(55)에 반도체 칩(53)이 실장되고, 그 반도체 칩(53)의 전극패드(도시 안됨)와 내부리드(55)가 도전성 금속선(59)으로 와이어 본딩(wire bonding)되어 전기적 접속을 이루며, 반도체 칩(53)을 포함하여 전기적인 접합 부위가 에폭시 성형 수지(EMC; Epoxy Molding Compound)와 같은 수지 봉지재로 형성된 패키지 몸체(61)에 의해 봉지되어 외부 환경요소로부터 물리적으로나 화학적으로 보호되는 구조이다.
그러나, 이와 같이 리드프레임을 이용하는 구조의 적층 패키지는 외부 접속단자로서 핀의 배열에 한계가 있기 때문에 많은 핀 수가 요구되는 제품에 제한적으로 사용될 수밖에 없다.
이 밖에도 탭(Tape Automated bonding) 기술을 이용하는 적층 패키지가 알려져 있으나 이는 전극패드가 반도체 칩의 가장자리에 배열되어 있는 에지패드(edge pad)의 경우에만 용이하게 구성할 수 있고 센터패드(center pad) 형태에는 적용하기가 곤란한 문제점이 있다. 또한 BGA(Ball Grid Array) 패키지 기술을 이용하는 적층 패키지가 알려져 있으나 이는 다수개의 단위 패키지 적층이 어려운 문제점이 있다.
본 발명의 목적은 에지패드나 센터패드형에 상관없이 적용할 수 있으며, BGA 형태의 단위 패키지 적층이지만 박형화를 구현할 수 있으며 별도의 언더-필(under-fill) 공정이나 봉지 공정이 불필요한 적층 패키지와 그 제조 방법을 제공하는 데있다.
도 1은 종래 기술에 따른 적층 패키지의 일 예를 나타낸 단면도,
도 2내지 도 5는 본 발명에 따른 적층 패키지의 제조 단계별 상태를 나타낸 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 적층 패키지 11; 단위 반도체 칩 패키지
13; 반도체 칩 15; 스터드 범프
21; 칩 캐리어 23; 베이스 기판
25; 금속배선 27; 접합패드
30; 접착층 31; 솔더
35; 솔더 볼
이와 같은 목적을 달성하기 위한 본 발명에 따른 적층 패키지는 집적회로와 전기적으로 연결되는 스터드 범프가 일면에 형성되어 있고 그 반대면으로부터 소정 두께만큼 그라인딩 되어 있는 반도체 칩이, 금속배선이 노출되도록 하여 일면에 접착층이 형성되어 있는 칩 캐리어의 노출된 상기 금속배선과 접속되도록 하여 플립 칩 본딩되어 있고, 상기 반도체 칩이 부착된 면에서 그 반도체 입의 외측 영역에 노출된 금속배선에 외부 접속단자가 부착되어 있으며, 그 반대쪽에 금속배선이 노출되어 있는 단위 반도체 칩 패키지를 일개소 단위로 하여, 복수의 단위 패키지가 상부의 단위 패키지의 외부 접속단자가 그에 대응되는 하부의 단위 반도체 칩 패키지의 노출된 금속배선과 접합되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 적층 패키지 제조 방법은 ⒜ 집적회로와 전기적으로 연결되는 스터드 범프가 일면에 형성되어 있고 그 반대면으로부터 소정 두께만큼 그라인딩 되어 있는 반도체 칩과, 상방향과 하방향으로 소정 영역이 노출되도록 형성된 금속배선이 베이스 기판에 형성되어 있으며 상기 베이스 기판의 일방향으로 상기 금속배선의 노출부분이 개방되도록 하여 상기 금속배선을 덮는 접착층이 형성되어 있는 칩 캐리어를 준비하는 단계, ⒝ 상기 반도체 칩의 스터드 범프와 상기 칩 캐리어의 상기 금속배선이 접합되도록 플립 칩 본딩하는 단계, ⒞ 상기 칩 캐리어의 반도체 칩 부착 영역 외측에 상기 반도체 칩의 부착방향으로 노출된 상기 금속배선에 외부 접속수단을 형성하여 단위 반도체 칩 패키지를제조하는 단계; 및 ⒟ 상위의 반도체 칩 패키지의 외부 접속수단과 그에 대응되는 하위의 반도체 칩 패키지의 반도체 칩 부착 방향으로 노출된 금속배선이 접합되도록 하여 상기 단위 반도체 칩 패키지를 수직으로 적층하여 접합하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 적층 패키지와 그 제조 방법을 보다 상세하게 설명하고자 한다.
도 2내지 도 5는 본 발명에 따른 적층 패키지의 제조 단계별 상태를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 먼저 집적회로가 형성되지 않은 하면을 소정 두께만큼 그라인딩(grinding)하여 두께가 감소되고, 집적회로가 형성된 상면에 집적회로와 전기적으로 연결되는 스터드 범프(15)가 형성된 반도체 칩(13)을 준비한다. 이와 같은 반도체 칩(13)은 웨이퍼 상태에서 제조된다. 여기서, 반도체 칩(13)은 에지패드(edge pad)형이나 센터패드(center pad)형이든 상관없다.
한편, 도 3에 도시된 바와 같이 금속배선(25)이 상방향과 하방향으로 소정 영역이 노출되도록 형성된 베이스 기판(22)을 준비한다. 여기서는 금속배선(25)의 노출된 영역에 금속배선(25)과 일체형으로 형성된 접합패드(27a,27b,27c)가 형성되어 있다. 이 칩 캐리어(21)는 접합패드(27a,27b,27c)들 중에서 상방향으로 노출된 접합패드(27a,27b)가 개방되도록 하여 B-스테이지 에폭시(B-stage epoxy) 재질의 접착층(30)이 형성되어 있다. 그리고, 개방된 접합패드(27a,27b,27c)들의 상부에는 저융점의 솔더(31)가 코팅되어 있다. 여기서, 칩 캐리어(21)로는 비용이 저렴한 1층의 구리배선을 갖는 인쇄회로기판(printed circuit board) 또는 배선 테이프가 사용될 수 있다. 물론, 다층의 금속배선을 갖는 칩 캐리어를 사용할 수도 있다.
다음에, 도 4에 도시된 바와 같이 솔더(31)가 코팅된 칩 캐리어(21)에 스터드 범프(15)가 형성된 반도체 칩(13)을 플립 칩 본딩 기술로 실장시킨다. 이때, 반도체 칩(13)에 형성된 스터드 범프(15)와 그에 대응되는 칩 캐리어(21)의 접합패드(27a)가 전기적으로 연결된다. 미리 코팅된 솔더(31)의 용융온도로 가열한 상태에서 위치 정렬된 반도체 칩(13)을 가압하여 칩 캐리어(21)에 반도체 칩(13)이 부착될 수 있다. 한편, 접착층(30)에 의해 반도체 칩(13)과 칩 캐리어(21)의 사이 공간이 폐쇄되고 양자간의 결합력이 보완된다. 여기서, 접착층(30)으로 B-스테이지 에폭시 외에도 엘라스토머(elastomer) 등이 사용될 수 있다.
그리고, 반도체 칩(13)이 부착된 방향으로 반도체 칩(13)의 외측 영역의 접합패드에 외부 접속단자로서 솔더 볼(35)을 부착하여 단위 반도체 칩 패키지(11)를 조립한다. 반도체 칩(13)의 실장과 솔더 볼(35)의 부착이 동일한 면에서 이루어지며, 솔더 볼(35)의 직경은 반도체 칩(13)의 두께보다는 크도록 한다.
이와 같이 제조된 단위 반도체 칩 패키지(11) 복수 개를 도 5에 도시된 바와 같이 수직으로 적층하여 접합시킨다. 상위의 단위 반도체 칩 패키지(11)의 솔더 볼(35)을 하부에 위치한 단위 반도체 칩 패키지(11)의 칩 캐리어(21)의 개방된 접합패드(27c)에 부착시켜 적층 칩 패키지(10)를 조립한다. 단위 반도체 칩 패키지(11)를 적층한 상태에서 리플로우 공정을 통하여 제조될 수 있다.
이와 같이 제조되는 본 발명의 적층 패키지(11)는 기본적으로 솔더 볼(35)이칩 캐리어(21)의 일면에 면 배열될 수 있기 때문에 외부 접속단자의 증가에 대응하기에 용이하다. 또한, 반도체 칩(13)의 하면이 소정의 두께만큼 그라인딩되어 있으며, 솔더 볼(35)의 내측에 반도체 칩(13)이 위치하도록 하여 반도체 칩(13)과 솔더 볼(35)이 칩 캐리어(21)의 동일 면에 부착이 이루어지기 때문에 단위 반도체 칩 패키지(11)의 두께가 얇아져 이의 적층에 의해 조립되는 적층 패키지(10)의 두께가 감소된다. 그리고, 반도체 칩(13)과 칩 캐리어(21)의 사이의 공간이 접착층(30)으로 채워지기 때문에 별도의 언더-필이나 봉지 공정이 필요하지 않다.
이상과 같은 본 발명에 의한 적층 패키지와 그 제조 방법에 따르면 박형의 적층 패키지 구현이 가능하며, 반도체 칩이 전극패드의 배열형태가 센터패드와 에지패드 모두에 용이하게 적용될 수 있으며, 언더-필이나 봉지 공정이 불필요하여 생산성 향상의 효과가 있다.

Claims (6)

  1. 집적회로와 전기적으로 연결되는 스터드 범프가 일면에 형성되어 있고 그 반대면으로부터 소정 두께만큼 그라인딩 되어 있는 반도체 칩이, 금속배선이 노출되도록 하여 일면에 접착층이 형성되어 있는 칩 캐리어의 노출된 상기 금속배선과 접속되도록 하여 플립 칩 본딩되어 있고, 상기 반도체 칩이 부착된 면에서 그 반도체 입의 외측 영역에 노출된 금속배선에 외부 접속단자가 부착되어 있으며, 그 반대쪽에 금속배선이 노출되어 있는 단위 반도체 칩 패키지를 일개소 단위로 하여, 복수의 단위 패키지가 상부의 단위 패키지의 외부 접속단자가 그에 대응되는 하부의 단위 반도체 칩 패키지의 노출된 금속배선과 접합되는 것을 특징으로 하는 적층 패키지.
  2. 제 1항에 있어서, 상기 외부 접속단자는 솔더 볼이며 직경이 상기 반도체 칩의 두께보다 큰 것을 특징으로 하는 적층 패키지.
  3. 제 1항에 있어서, 상기 칩 캐리어는 금속배선이 하나의 층으로 이루어진 것을 특징으로 하는 적층 패키지.
  4. 제 1항에 있어서, 상기 칩 캐리어는 인쇄회로기판과 배선 테이프 중의 어느 하나인 것을 특징으로 하는 적층 패키지.
  5. 제 1항에 있어서, 상기 접착층은 엘라스토머와 B-스테이지 에폭시 중의 어느 하나인 것을 특징으로 하는 적층 패키지.
  6. 집적회로와 전기적으로 연결되는 스터드 범프가 일면에 형성되어 있고 그 반대면으로부터 소정 두께만큼 그라인딩 되어 있는 반도체 칩과, 상방향과 하방향으로 소정 영역이 노출되도록 형성된 금속배선이 베이스 기판에 형성되어 있으며 상기 베이스 기판의 일방향으로 상기 금속배선의 노출부분이 개방되도록 하여 상기 금속배선을 덮는 접착층이 형성되어 있는 칩 캐리어를 준비하는 단계;
    상기 반도체 칩의 스터드 범프와 상기 칩 캐리어의 상기 금속배선이 접합되도록 플립 칩 본딩하는 단계;
    상기 칩 캐리어의 반도체 칩 부착 영역 외측에 상기 반도체 칩의 부착방향으로 노출된 상기 금속배선에 외부 접속수단을 형성하여 단위 반도체 칩 패키지를 제조하는 단계; 및
    상위의 반도체 칩 패키지의 외부 접속수단과 그에 대응되는 하위의 반도체 칩 패키지의 반도체 칩 부착 방향으로 노출된 금속배선이 접합되도록 하여 상기 단위 반도체 칩 패키지를 수직으로 적층하여 접합하는 단계;
    를 포함하는 것을 특징으로 하는 적층 패키지 제조 방법.
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