KR100462993B1 - 적층형 반도체 칩 패키지의 제조방법 및 장치 - Google Patents

적층형 반도체 칩 패키지의 제조방법 및 장치 Download PDF

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Abstract

본 발명은 실장 밀도를 향상시켜 제품의 소형화가 가능하고 공업적 대량생산이 가능하도록 된 적층형 반도체 칩 패키지의 제조방법 및 제조장치에 관한 것이다.
노출된 랜드의 절곡부의 위를 향하도록 뒤집은 제 1 리드프레임의 저면에 접착제를 도포한 후 제 1단위 반도체 칩 패키지를 뒤집어 역방향으로 마운팅시키고 오븐에서 열처리 하여 제 1리드프레임 저면과 제 1단위 반도체 칩 패키지의 상면을 접합시키고 공냉하는 단계, 접합된 제 1리드프레임과 제 1단위 반도체 칩 패키지를 정방향으로 뒤집어 제 1리드프레임의 상면에 접착제를 도포한 후 제 2단위 반도체 칩 패키지를 정방향으로 마운트 시키고 오븐에서 열처리하여 제 1리드프레임 상면과 제 2단위 반도체 칩 패키지 저면을 접합시키고 공냉하는 단계, 및 자동 솔더링 머신을 이용하여 제 1리드프레임의 랜드와 제 1단위 반도체 칩 패키지 및 제 2단위 반도체 칩 패키지의 리드가 서로 전기적으로 연결되도록 솔더링 하는 단계를 포함하여 구성된다.
그리고 작업 대상물이 놓여지는 작업대와, 상기 작업대에 놓여지는 작업대상물을 눌러 고정시키는 고정부가 선단에 형성된 고정장치를 포함하여 구성된다.

Description

적층형 반도체 칩 패키지의 제조방법 및 장치{Manufacturing method and device of stacking IC package}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 실장 밀도를 향상시켜 제품의 소형화가 가능하고 공업적 대량생산이 가능하도록 된 적층형 반도체 칩 패키지의 제조방법 및 장치에 관한 것이다.
반도체 소자와 그에 대한 패키징 기술은 상호 부합되어 고밀도화, 고속도화, 소형화 및 박형화를 목표로 계속적인 발전을 거듭해 왔다. 패키지 구조에 있어서 핀 삽입형에서 표면 실장형으로 급격히 진행되어 회로기판에 대한 실장 밀도를 높여 왔으며, 최근에는 베어칩(bare chip)의 특성을 그대로 패키지 상태에서 유지하면서도 취급이 용이하고 패키지 크기가 크게 줄어든 칩크기 패키지(CSP;Chip Scale Package)가 여러 제조회사에서 개발되어 있으며 꾸준한 연구가 진행되고 있다. 또한 용량과 실장밀도의 증가를 위하여 여러개의 단위 반도체 소자 또는 단위 반도체 칩 패키지를 적층시킨 형태의 3차원 적층 기술도 주목을 받게 되었다. 그 중에서 3차원 적층 기술이 적용되는 대표적인 것에 적층형 반도체 칩 패키지가 있다.
적층형 반도체 칩 패키지는 패키징(packaging)되지 않은 반도체 소자를 여러개 적층시키는 적층 칩 패키지와는 달리, 개별적으로 조립공정이 완료된 단위 반도체 칩 패키지를 여러개 적층하여 구성된다. 동일한 기억용량의 반도체 칩 패키지를 3차원적으로 다수개 적층하여 구성되는 적층형 반도체 칩 패키지에 대한 일 실시예로 미국 등록 특허 제 6,028,352호가 있으며 그 패키지의 구조가 도 1에 도시되어 있다.
도 1에 나타난 미국 등록 특허 제 6,028,352호는 기성품인 TSOP(thin small outline package) 소자를 단위 반도체 칩 패키지(10)로 하고 리드프레임(11)을 매개로 하여 3차원적으로 적층한 구조로, 다음과 같은 공정에 의해 제조된다.
단위 반도체 칩 패키지(10)의 저면에 접착제를 도포한 후 리드프레임(11) 상에 위치시킨다. 이어 고정장치(미도시)를 이용하여 단위 반도체 칩 패키지(10)와 리드프레임(11)을 고정시킨 다음, 리드프레임(11)을 지지하는 타이-바(미도시)를 절단하고 리드프레임(11)을 아래 방향으로 구부린다, 그리고 또 다른 리드프레임(14)이 저면에 결합된 또 다른 단위 반도체 칩 패키지(13)를 리드프레임(11)의 아래에 접착제와 고정장치를 이용하여 고정시키고 리드프레임(14)을 아래 방향으로 구부린다. 이와 같은 과정을 반복하여 여러개의 단위 반도체 칩 패키지(10,13)를 적층한 후에는 단위 반도체 칩 패키지(10,13)의 리드(12,15)와 리드프레임(11,14)들을 서로 전기적으로 연결시키기 위하여 납(pb)조를 통과시키는 딥핑(dipping)공정을 행하여 적층형 반도체 칩 패키지를 제조한다.
그러나 상기한 미국 등록 특허 제 6,028,352호에서는 리드프레임(11,14)을 아래 방향으로 구부리는 성형 과정에서 리드프레임(11,14)상에 접착된 단위 반도체 칩 패키지(10,13)가 손상되는 경우가 많아 제조 원가 상승의 요인이 된다.
또한 기판상에 실장되는 리드프레임(11,14)의 크기가 도 1에 도시된 바와 같이 단위 반도체 칩 패키지(10,13)의 크기 보다 크기 때문에 기판의 단위면적당 실장할 수 있는 반도체 칩 패키지의 실장 밀도가 낮아 제품의 소형화에 제약을 받게 되는 문제점이 있다.
그리고 단위 반도체 칩 패키지(10,13)의 리드(12,15) 부분과 대응되는 리드프레임(11,14)의 랜드(20) 부분이 도 2a,b에 도시된 바와 같이 랜드(20)와 랜(20)드 사이가 솔더마스크(21)로 연결되어 있어 납조에 딥핑시키는 과정에서 납에 의해 랜드(20)간에 쇼트(short)가 발생하여 불량이 많이 발생하고 그에 따른 보수(repair) 작업이 빈번하게 발생되어 공업적 대량 생산이 불가능한 문제점이 있다.
본 발명의 목적은 리드프레임상에 접착된 반도체 칩 패키지의 손상을 예방하여 원가 상승 요인을 제거하고, 기판상에 반도체 칩 패키지의 실장밀도를 높여 제품의 소형화가 가능하도록 하고, 납조 딥핑에 따른 제품 불량 발생을 방지하기 위하여 자동 솔더링 머신을 이용하여 솔더링함으로써 공업적 대량 생산이 가능한 적층형 반도체 칩 패키지의 제조방법 및 장치를 제공함에 있다.
도 1은 종래의 방법에 의해 적층된 반도체 칩 패키지를 도시한 측면도,
도 2a는 종래의 방법에 적용되는 리드프레임의 평면도,
도 2b는 종래의 방법에 적용되는 리드프레임의 랜드를 절곡시킨 상태의 평면도 및 측면도,
도 2c는 종래의 방법에 적용되는 리드프레임의 확대 측단면도,
도 3a는 본 발명의 방법에 적용되는 리드프레임의 평면도,
도 3b는 본 발명의 방법에 적용되는 리드프레임의 랜드를 절곡시킨 상태의 평면도 및 측면도,
도 3c는 본 발명의 방법에 적용되는 리드프레임의 확대 측단면도,
도 4는 2개층을 갖는 적층형 반도체 칩 패키지의 제조과정을 나타낸 도면,
도 5는 본 발명의 방법에 적용되는 장치를 나타낸 개략도이다.
＜도면의 주요부분에 대한 부호의 설명＞
10,13,34 : 단위 반도체 칩 패키지 11,14,36 : 리드프레임
12,15,35,44,47 : 리드 20,30,42 : 랜드
21,31 : 솔더마스크 22,32 : 구리 합금
22,23 : 필름
40 : 2개층을 갖는 적층형 반도체 칩 패키지
41 : 제 1 리드프레임 43 : 제 1 단위 반도체 칩 패키지
45,48 : 접착제 46 : 제 2 단위 반도체 칩 패키지
51 : 고정부 52 : 고정장치
53 : 작업대 54 : 요홈
본 발명의 적층형 반도체 칩 패키지의 제조방법은 노출된 랜드(42)의 절곡부가 위를 향하도록 뒤집은 제 1 리드 프레임(41)의 저면에 접착제(45)를 도포한 후 제 1단위 반도체 칩 패키지(46)를 뒤집어 역방향으로 마운트 시키고 오븐에서 열처리 하여 제 1리드프레임(41) 저면과 제 1단위 반도체 칩 패키지(43)의 상면을 접합시키고 공냉하는 단계,
접합된 제 1리드프레임(41)과 제 1단위 반도체 칩 패키지(43)를 정방향으로 뒤집어 제 1리드프레임(41)의 상면에 접착제(48)를 도포한 후 제 2단위 반도체 칩 패키지(46)를 정방향으로 마운트 시키고 오븐에서 열처리하여 제 1 리드프레임(41)과 상면과 제 2단위 반도체 칩 패키지(46) 저면을 접합시키고 공냉하는 단계,
자동 솔더링 머신을 이용하여 제 1 리드프레임(41)의 랜드(42)와 제 1단위 반도체 칩 패키지(43) 및 제 2단위 반도체 칩 패키지(46)의 리드가 서로 전기적으로 연결되도록 솔더링하는 단계를 포함하여 구성됨을 특징으로 한다.
또한 본 발명의 적층형 반도체 칩 패키지 제조장치는 작업대상물이 놓여지는 작업대(53)와,
상기 작업대(53)에 놓여지는 작업대상물을 눌러 고정시키는 고정부(51)가 선단에 형성된 고정장치(52)를 포함하여 구성됨을 특징으로 한다.
본 발명에서는 리드프레임의 성형과정에서 단위 반도체 칩 패키지의 손상을방지하기 위하여 먼저 리드프레임을 성형한 후에 단위 반도체 칩 패키지를 적층한다.
또한 본 발명에서는 기판에 실장되는 적층형 반도체 칩 패키지의 크기를 단위 반도체 칩 패키지의 크기와 동일하게 되도록 하기 위하여 리드프레임의 랜드 부분의 구조를 개선함으로써 적층형 반도체 칩 패키지의 실장밀도를 증가시킨다.
또한 본 발명에서는 납조에 딥핑하는 공정 대신 자동 솔더링 머신을 이용하여 리드프레임의 랜드와 단위 반도체 칩 패키지의 리드를 솔더링함으로써 공업적 대량 생산이 가능하도록 한다.
또한 본 발명에서는 오븐에서 열처리함으로써 접착제에 의해 서로 접합된 리드프레임과 단위 반도체 칩 패키지를 보다 견고하게 접합시키고, 고정장치를 이용함으로써 오븐에서의 열처리 과정중에 리드프레임의 뒤틀림 현상에 의해 발생되는 리드프레임으로부터 단위반도체 칩 패키지의 단락을 방지한다.
이하, 첨부된 도면을 참고하여 본발명을 보다 상세히 설명한다.
도 1은 종래의 방법에 의해 적층된 반도체 칩 패키지를 도시한 측면도이다. 도 2a는 종래의 방법에 적용되는 리드프레임의 평면도이고, 도 2b는 종래의 방법에 적용되는 리드프레임의 랜드를 절곡시킨 상태의 평면도 및 측면도이고, 도 2c는 종래의 방법에 적용되는 리드프레임의 확대 측단면도이다. 도 3a는 본 발명의 방법에 적용되는 리드프레임의 평면도이고, 도 3b는 본 발명의 방법에 적용되는 리드프레임의 랜드를 절곡시킨 상태의 평면도 및 측면도이고, 도 3c는 본 발명의 방법에 적용되는 리드프레임의 확대 측단면도이다.도 4는 본 발명의 방법을 적용하여 2개층을 갖는 적층형 반도체 칩 패키지의 제조과정을 나타낸 도면이다. 도 5는 본 발명의 방법에 적용되는 장치를 나타낸 개략도이다.
도 2에 도시된 리드프레임(11)의 랜드(20) 구조에서 알 수 있듯이, 종래 리드프레임(11)은 단위 반도체 칩 패키지(10)의 리드(12)가 위치되는 부분의 랜드(20) 와 랜드(20) 사이가 솔더마스크(21)로 서로 연결되어 있는 구조이다. 따라서 후공정인 리드프레임(11)상에 적층된 단위 반도체 칩 패키지(10)의 딥핑공정시 리드프레임(11)의 랜드(20)와 단위 반도체 칩 패키지(10)의 리드(12) 부분에만 딥핑이 되어야 하나 랜드(20)와 랜드(20) 사이의 솔더마스크(21)에 까지 고온 납(pb)이 딥핑되어 불량이 발생되고, 그 결과 수선 작업이 요구되어 공업적 대량 생산이 불가능하다. 그리고 기판상에 단위 반도체 칩 패키지(10)의 실장밀도를 증가시키기 위하여 단위 반도체 칩 패키지(10)와 동일한 크기를 갖도록 리드프레임(11)의 랜드(20) 부분을 절곡하고자 할 경우, 랜드(20)와 랜드(20) 사이가 솔더마스크(21)로 서로 연결되어 있어 단위 반도체 칩 패키지(10)와 동일한 크기 및 모양을 갖기가 불가능하며, 후공정인 딥핑 공정에서 앞에서 설명한 것과 동일한 문제가 발생된다.
본 발명에서는 리드프레임(36)의 구조를 도 3에 도시된 바와 같이 랜드(30)와 랜드(30) 사이의 솔더마스크(31) 부분을 제거하여 랜드(30) 부분이 외부로 완전히 노출되도록 한다. 이와 같은 구조를 갖는 리드프레임(36)의 랜드(30) 부분을 아래 방향으로 절곡시키면 리드프레임(36)과 단위 반도체 칩 패키지(34)의 평면도가 동일하게 된다. 외부로 노출된 랜드(30)의 절곡 위치는 리드프레임(36)상에 적층되는 단위 반도체 칩 패키지(34)의 리드(35) 선단부와 일치되도록 한다. 그리고 본 발명에서는 랜드(30)를 외부로 노출시킴으로써 후공정인 솔더링 공정에서 발생되는 리드프레임(36)의 랜드(30)와 단위 반도체 칩 패키지(34)의 리드 이외의 솔더마스크(31) 부분에 까지 고온 납(pb)이 솔더링되어 불량이 발생되고 수선작업이 요구되는 문제를 방지할 수 있다.
본 발명에서는 도 4에 도시된 바와 같이, 제 1 리드프레임(41)의 외부로 노출된 랜드(42) 부분을 아래 방향으로 절곡시켜 도 4a와 같은 형상을 갖도록 성형한다.이때 랜드(42)의 절곡위치는 제 1리드프레임(41)상에 정방향으로 마운트되는 제 2단위 반도체 칩 패키지(46)의 리드(47) 선단부와 대응되는 위치이다.
랜드(42)부가 아래방향으로 절곡되도록 성형된 제 1리드프레임(41)을 도 4에 도시된 바와 같이, 절곡부가 위를 향하도록 뒤집어(도 4b) 위치시킨다. 이어 제 1 리드프레임(41)의 저면에 접착제(45)를 도포한다. 접착제(45)는 반도체 제조공정에서 통상 사용되는 것으로 한다. 그리고 접착제(45)가 도포된 제 1리드프레임(41)의 저면에 제 1단위 반도체 칩 패키지(43)의 상면이 대응되고, 제 1단위 반도체 칩 패키지(43)의 리드(44) 상면이 제 1리드프레임(41)의 절곡된 랜드(42) 선단과 대응되도록 제 1단위 반도체 칩 패키지(43)를 역방향으로 마운트 시킨다(도 4c)
역방향으로 마운트된 제 1단위 반도체 칩 패키지(43)와 제 1리드프레임(41)을 오븐에서 열처리하여 제 1단위 반도체 칩 패키지(43)와 제 1리드프레임(41)을 서로 견고하게 접합시킨다(도 4d). 오븐에서 열처리를 하는 이유는 전단계에서 제 1리드프레임(41)의 저면에 도포한 접착제(45)를 녹여 제 1단위 반도체 칩(43)과 제 1리드프레임(41)이 서로 견고히 접합되도록 하기 위함이다. 그리고 열처리는 안정성 및 신뢰성을 고려하여 행함이 바람직한데, 그렇지 못할 경우에는 납땜 특성(solderability)에 문제가 있다. 그리고 오븐은 지그(jig)에 올려진 작업대상물이 통과되면서 열처리되는 리블로우(reflow) 형태의 것을 이용한다.
오븐에서 열처리를 행한 후에는 공기중에서 공냉을 실시한다.
접합된 제 1리드프레임(41)과 제 1단위 반도체 칩 패키지(46)를 정방향으로 뒤집는다(도 4e).
제 1리드프레임(41)의 상면에 접착제(48)를 도포하고 그위에 제 2단위 반도체 칩 패키지(46)를 정방향으로 위치시킨다(도 4f). 제 2단위 반도체 칩 패키지(46)의 저면이 제 1 리드프레임(41)의 상면과 대응되고 제 2단위 반도체 칩 패키지(46)의 리드(47) 저면이 제 1리드프레임(41)의 절곡되지 않은 랜드(42)와 대응된다.
오븐에서 열처리하여 제 2단위 반도체 칩 패키지(46)의 저면과 제 1리드프레임(41)의 상면을 서로 견고하게 접합시키고 공냉하여 2개층을 갖는 반도체 칩 패키지 구조를 완성한다(도 4g). 오븐에서의 열처리 이유 및 조건을 상기한 전공정에서와 같다.
이어 2층 구조로 된 반도체 칩 패키지를 자동 솔더링 머신(미도시)을 이용하여 제 1리드프레임(41)의 랜드(42)와 제 1단위 반도체 칩 패키지(43) 및 제 2단위 반도체 칩 패키지(46)의 리드(44,47)가 서로 전기적으로 연결되도록 솔더링하여 2개층을 갖는 적층형 반도체 칩 패키지(40)를 제조한다. 이때 자동 솔더링 머신(미도시)을 이용한 솔더링은 예열 공정을 충분히 진행한 후에 하는 것이 바람직하며, 그 이유는 솔더링의 안정성 및 신뢰성 때문이다. 그리고 솔더링(soldering)에 사용되는 솔더는 직경 0.5Ø 이하의 와이어 솔더를 사용한다.
자동 솔더링 머신으로는 로봇(Robot)을 이용하는 것과 레이저 빔(laser beam)을 이용하는 것 중 필요에 따라 선택 사용한다.
한편, 본 발명에서는 상기한 바와 같은 2개의 층을 갖는 적층형 반도체 칩 패키지(40)를 제조한 후, 층을 3개, 4개, 그 이상으로 더 추가한 적층형 반도체 칩 패키지(40)를 제조하고자 할 경우에는 상기한 2개층을 갖는 적층형 반도체 칩 패키지를 제조하는 공정에서 최후 공정인 자동 솔더링 머신을 이용한 솔더링 공정을 진행하지 않고 2개층의 구조를 갖는 반도체 칩 패키지(40)에 추가하여 단위 반도체 칩 패키지를 적층한 후 이를 최종적으로 솔더링 하는 공정을 진행한다. 또한 필요에 따라 솔더링 공정까지 완료된 2개층을 갖는 적층형 반도체 칩 패키지에 층을 추가로 적층한 후 최종적으로 다시 솔더링을 하는 공정을 행할 수 있다.
이하, 전자의 공정을 기준으로 본 발명의 3개층 이상을 갖는 적층형 반도체 칩 패키지의 제조공정을 설명한다. 그렇다고 후자의 공정이 본 발명의 범위에서 벗어나는 것이 아니다, 솔더링 공정의 횟수나 시점은 적층형 반도체 칩 패키지 제품의 특성에 변화를 주는 요소가 아니며, 단지 제품의 생산 과정에서 필요에 따라 취사 선택할 수 있는 사항인 것이다.
3개층 이상을 적층할 경우에도 앞에서 설명한 2개층을 적층하는 경우와 크게 다름이 없아. 먼저 제 2 리드프레임(미도시)을 도 4a,b와 같이 성형하고 뒤집은 다음 접착제를 도포하고, 도 4c에서의 제 1단위 반도체 칩 패키지(43) 대신 이미 적층된 2개의 층을 갖는 적층형 반도체 칩 패키지(40)를 뒤집어서 역방향으로 마운트 시키고 오븐에서 열처리 및 공냉 한다. 이어 제2 리드프레임(미도시)이 가장 위에 위치 하도록 다시 뒤집고 제 2리드프레임의 상면에 접착제를 도포한 다음, 도 4f에서의 제 2 단위 반도체 칩 패키지(46) 대신 제 3단위 반도체 칩 패키지(미도시)를 정방향으로 마운트 시키고 오븐에서 열처리 하고 공냉하여 적층형 반도체 칩 패키지의 3개층 구조를 만든다. 이렇게 완성된 3개층 구조의 적층형 반도체 칩 패키지를 자동 솔더링 머신(미도시)을 이용하여 제 1 리드프레임(41) 및 제 2 리드프레임(미도시)의 랜드(42)와 제 1단위 반도체 칩 패키지(43), 제 2단위 반도체 칩 패키지(46), 및 제 3단위 반도체 칩 패키지(미도시)의 리드(44,47,미도시)가 서로 전기적으로 연결되도록 솔더링하여 3개층을 갖는 적층형 반도체 칩 패키지을 제조한다.
이때 오븐에서의 열처리 조건, 오븐의 타입(type), 자동 솔더링 머신을 이용한 솔더링 조건등은 상기한 공정에서와 동일하다.
본 발명에서는 3개 이상의 층을 갖는 적층형 반도체 칩 패키지를 제조하고자 할 경우 이와 같은 방법을 반복함으로써 층의 갯수에 제한됨 없이 단위 반도체 칩 패키지를 적층할 수 있다.
또한 본 발명에서는 짝수개의 층을 갖는 적층형 반도체 칩 패키지를 제조하고자 할 경우에는 상기한 3개층을 갖는 적층형 반도체 칩 패키지의 제조공정에서 제 2리드 프레임 상에 접착제를 도포한 후 제 3단위 반도체 칩 패키지 대신 2개층을 갖도록 적층된 반도체 칩 패키지(40)를 위치시키고 열처리 및 공냉하여 적층하므로 서도 가능하다.
상기한 바와 같이 행해지는 적층형 반도체 칩 패키지를 실제 작업 라인에서 제조시에는 스트립(strip) 단위로 작업이 이루어 진다. 스트립은 본 발명에서 사용되는 리드프레임(36)이 다수개 형성되어 있는 띠 형상으로 된 것이다. 이러한 스트립 단위로 작업을 행함으로써 한번에 여러개의 단위 반도체 칩에 대한 동시 작업이 가능하다.
본 발명에 사용되는 리드프레임(36)은 도 3c에 도시된 바와 같이, 그 단면이 위에서부터 아래로 솔더마스크(31), 구리합금(32), 필름(33)으로된 3개층 구조를 갖는다. 본 발명에서는 이러한 리드프레임(36)을 성형하고 단위 반도체 칩 패키지(34)에 접착제를 도포한 후 오븐에서 열처리를 하게 되는데, 이때 리드프레임(36)을 구성하는 각각의 층들의 선팽창 계수에 차이가 있어 열처리시 리드프레임(36)이 뒤틀리고 결국에는 전체 스트립이 뒤틀려 단위 반도체 칩 패키지(34)와 리드프레임(36) 간에 접합이 끊어지는 문제가 발생한다.
이러한 문제를 해결하기 위해서 본 발명에서는 도 5에 도시한 바와 같이 오븐에서의 열처리 작업중 선단에 고정부(51)가 형성된 고정장치(52)를 이용하여 단위 반도체 칩 패키지(34)를 위에서 눌러주어 단위 반도체 칩 패키지와 리드프레임간의 접합이 유지될 수 있도록하고 또한 스트립의 뒤틀림을 방지한다. 이때 단위 반도체 칩 패키지(34)와 면접되어 이들을 눌러주는 고정부(51)의 단면적은 단위 반도체 칩 패키지의 단면적에 대하여 10~20%의 범위를 만족함이 바람직한데, 그 이유는 단면적이 지나치게 넓을 경우 고정부(51)가 히트싱크(heat sink) 역할을 해서 오븐에서의 열처리 효율을 저하시킬 우려가 있으며, 단면적이 지나치게 좁을 경우에는 리드프레임(36)의 튀틀림 현상을 억제하기가 힘들기 때문이다.
리드프레임(36)이나 단위 반도체 칩 패키지(34)가 놓여지는 작업대(53)는 최초 작업시작으로 부터 본 발명의 적층형 반도체 칩 패키지의 제조가 완료될 때 까지 전체 제조공정에 이용되며, 고정장치(52) 및 고정부(51)는 오븐내에서 열처리를 하고 공기중에서 냉각시키는 공정에 적용된다. 작업대(53)의 상면에 리드프레임(36) 또는 단위 반도체 칩 패키지(34)가 놓여지는 위치에는 리드프레임(36) 또는 단위 반도체 칩 패키지(34)와 동일한 크기로 요홈(54)을 형성할 수도 있는데, 이는 작업중 작업 대상물이 흔들리거나 정위치에서 이탈되지 않도록 하기 위함이다.
상술한 바와 같이, 본 발명에서는 리드프레임을 먼저 성형한 상태에서 단위 반도체 칩 패키지를 적층함으로써, 리드프레임의 성형 작업으로 인한 단위 반도체 칩 패키지의 손상을 방지할 수 있게 되어 저 비용으로 제조가 가능하며, 작업 공정에서의 불필요한 지체가 없어져 생산성의 향상 및 작업효율 향상이 가능한 효과가 있다.
뿐만 아니라 리드프레임의 구조를 변경함으로써 기판상에 실장되는 반도체 칩 패키지의 실장밀도를 향상시킬 수 있으며, 자동 솔더링 머신을 이용하여 솔더링을 행함으로써 납조에 딥핑함으로 인해 발생했던 제품 불량 발생 및 이로 인한 수선작업으로 공업적 대량 생산이 불가능했던 문제를 해결하여 적층형 반도체 칩 패키지의 공업적 대량 생산이 가능하도록 된 효과가 있다.
또한 작업 대상물 고정장치를 이용함으로써 오븐에서의 열처리 과정중 리드프레임의 뒤틀림 현상을 방지할 수 있는 효과가 있다.

Claims (4)

  1. 전극과 전극간을 고온의 온도를 이용하여 서로 결합시키는 적층형 반도체 칩 패키지의 제조방법에 있어서,
    노출된 랜드(42)의 절곡부가 위를 향하도록 뒤집은 제 1 리드 프레임(41)의 저면에 접착제(45)를 도포한 후 제 1단위 반도체 칩 패키지(46)를 뒤집어 역방향으로 마운트 시키고 오븐에서 열처리 하여 제 1리드프레임(41) 저면과 제 1단위 반도체 칩 패키지(43)의 상면을 접합시키고 공냉하는 단계,
    접합된 제 1리드프레임(41)과 제 1단위 반도체 칩 패키지(43)을 정방향으로 뒤집어 제 1리드프레임(41)의 상면에 접착제(48)를 도포한 후 제 2단위 반도체 칩 패키지(46)를 정방향으로 마운트 시키고 오븐에서 열처리하여 제 1 리드프레임(41)과 상면과 제 2단위 반도체 칩 패키지(46) 저면을 접합시키고 공냉하는 단계, 및
    자동 솔더링 머신을 이용하여 제 1 리드프레임(41)의 랜드(42)와 제 1단위 반도체 칩 패키지(43) 및 제 2단위 반도체 칩 패키지(46)의 리드가 서로 전기적으로 연결되도록 솔더링하는 단계를 포함하여 구성됨을 특징으로 하는 적층형 반도체 칩 패키지의 제조방법.
  2. 제 1항의 반도체 칩 패키지를 생산하기 위한 열처리공정과 공냉공정등 각단계를 거칠때 작업대상물이 위치하는 작업다이에 있어서,
    작업대상물이 놓여지는 작업대(53)와,
    상기 작업대(53)에 놓여지는 작업대상물을 눌러 고정시키는 고정부(51)가 선단에 형성된 고정장치(52)를 포함하여 구성됨을 특징으로 하는 적층형 반도체 칩 패키지의 제조장치.
  3. 제 2항에 있어서,
    작업대(53)의 상면에 작업대상물과 동일한 크기의 요홈(54)이 형성된 것을 특징으로 하는 적층형 반도체 칩 패키지의 제조장치.
  4. 제 2항 또는 제 3항에 있어서,
    상기 고정부(51)의 단면적은 작업대상물의 단면적에 대하여 10~20%인 것을 특징으로 하는 적층형 반도체 칩 패키지의 제조장치.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6216552A (ja) * 1985-03-28 1987-01-24 Oki Electric Ind Co Ltd 半導体装置
KR20010063236A (ko) * 1999-12-22 2001-07-09 윤종용 적층 패키지와 그 제조 방법
JP2001210674A (ja) * 2000-01-28 2001-08-03 Hitachi Ltd ベアチップｉｃの実装方法
JP2001308141A (ja) * 2000-02-18 2001-11-02 Sony Corp 電子回路装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6216552A (ja) * 1985-03-28 1987-01-24 Oki Electric Ind Co Ltd 半導体装置
KR20010063236A (ko) * 1999-12-22 2001-07-09 윤종용 적층 패키지와 그 제조 방법
JP2001210674A (ja) * 2000-01-28 2001-08-03 Hitachi Ltd ベアチップｉｃの実装方法
JP2001308141A (ja) * 2000-02-18 2001-11-02 Sony Corp 電子回路装置の製造方法

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