KR0182506B1 - 동시에 절단된 반도체 칩을 이용한 고밀도 실장형 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 고밀도 실장형 패키지에서 다이 본딩 공정을 간단하게 하고 제한된 크기의 패키지에 탑재되는 반도체 칩의 크기를 확장하여 패키지의 밀도를 증가시키기 위한 것으로서, 최소한 두 개 이상의 동일한 반도체 칩과, 반도체 칩의 표면에 부착되며 반도체 칩 각각과 전기적으로 연결되는 패턴을 갖는 배선 필름과, 배선 필름과 반도체 칩을 부착시키는 접착제와, 배선 필름과 전기적으로 연결되며 외부 소자에 접속되는 단자를 구비하는 고밀도 실장형 패키지로서, 두 개 이상의 반도체 칩은 웨이퍼 절단 공정에서 개별적으로 분리되지 않고 한꺼번에 절단되어 일체형으로 형성되어 있는 것을 특징으로 하는 고밀도 실장형 패키지 및 그 제조 방법을 제공한다.

Description

동시에 절단된 반도체 칩을 이용한 고밀도 실장형 패키지 및 그 제조 방법
제1도는 종래 기술에 따른 고밀도 실장형 패키지로서 본딩 패드가 모서리 부분에 배열되어 있는 반도체 칩을 사용한 고밀도 실장형 패키지의 단면도.
제2도는 종래 기술에 따른 고밀도 실장형 패키지로서 본딩 패드가 중앙 부분에 배열되어 있는 반도체 칩을 사용한 고밀도 실장형 패키지의 단면도.
제3도는 본 발명에 따른 웨이퍼 절단 공정을 설명하기 위한 사시도.
제4a도 및 제4b도는 본 발명에 적합하도록 절단된 웨이퍼로부터 테이프를 분리하기 위한 과정을 설명하기 위한 단면도.
제5도는 본 발명에 따른 고밀도 실장형 패키지로서 본딩 패드가 모서리 부분에 배열되어 있는 반도체 칩을 사용한 고밀도 실장형 패키지의 단면도.
제6도는 본 발명에 따른 고밀도 실장형 패키지에 사용되는 패턴 필름의 일실시예로서 본딩 패드가 모서리 부분에 배열되어 있는 반도체 칩을 적용하기에 적합한 패턴 필름의 평면도.
제7도는 본 발명에 따른 고밀도 실장형 패키지로서 본딩 패드가 중앙에 배열되어 있는 반도체 칩을 사용한 고밀도 실장형 패키지의 단면도.
제8도는 본 발명에 따른 고밀도 실장형 패키지에 사용되는 패턴 필름의 일실시예로서 본딩 패드가 중앙 부분에 배열되어 있는 반도체 칩을 적용하기에 적합한 패턴 필름의 평면도.
제9도는 본 발명의 또 다른 실시예로서, 반도체 칩과 패턴 필름이 범퍼에 의해 연결된 고밀도 실장형 패키지의 단면도.
제10도는 본 발명의 또 다른실시예로서 수직 방향으로 절단된 반도체 칩을 사용한 경우에 적용하기에 적합한 패턴 필름의 평면도.
* 도면의 주요부분에 대한 부호의 설명
2a, 2b, 12a, 12b : 반도체 칩 4, 14 : 기판
6, 16 : 본딩 와이어 8, 18 : 패키지 리드
20a, 20b, 30a, 30b : 반도체 칩 24, 34, 50, 60 : 패턴 필름
26, 36 : 본딩 와이어 25, 35 : 접착제
28, 38 : 패키지 리드 51, 61 : 필름 단자
52, 62, 56, 66 : 비아 구멍(via hole) 53, 63, 55, 65 : 배선
57a, 57b : 센타형 본딩 패드 67a, 67b : 에지형 본딩 패드
58, 68 : 개방부
[산업상 이용분야]
본 발명은 고밀도 실장형 패키지에 관한 것으로서 보다 상세하게는 웨이퍼 절단 공정에서 2개 이상의 반도체 칩을 한꺼번에 절단하여 패키지의 기판에 다이 본딩함으로써 다이 본딩의 신뢰성을 높일 수 있는 제한된 공간에 보다 많은 반도체 칩을 실장할수 있는 고밀도 실장형 패키지 및 그 제조 방법에 관한 것이다.
[종래기술]
다양한 기능, 정보 처리의 고속화, 메모리 용량의 대형화 및 시스템의 소형/경량화는 최근 컴퓨터 시스템을 비롯한 전자기기의 일반적인 추세이다. 이에 따라 주기억장치를 구성하는 DRAM(Dynamic Random Access Memory) 소자는 16M DRAM에서 64, 256M DRAM으로 개발이 가속화되고 있으며, 경박단소화 경향을 실현하고자 고밀도 실장형 패키지 기술이 도입되고 있다. 일반적으로 컴퓨터 시스템에서 DRAM 소자는 원 칩 패키지(one chip package) 형태로 메모리 모듈에 탑재되어 인쇄 회로 기판(PCB; Printed Circuit Board)에 실장된다.
메모리 모듈에 실장되는 DRAM의 패키지 형태는 SOJ(Single Outline Packa ge) 및 TSOP(Thin Small Outline Package) 등이며, 각각 4M×4 DRAM의 구성을 가진 패키지 2개를 모듈에 탑재하면 4M×4 DRAM의 동작을 하는 모듈이 되는 등 탑재되는 소자의 용량에 따라 모듈의 용량도 결정된다.
그러나 이러한 방법을 사용하여 컴퓨터 시스템의 주기억장치의 용량을 증대시키려면 주기적으로 DRAM 소자가 개발되어야 하고 새로운 DRAM 소자를 탑재할 수 있는 모듈이 확보되어야 한다. 일반적으로 반도체 소자를 개발하는 데 있어서 고려하여야 할 사항으로는 칩의 크기(메모리 셀의 크기 및 라인 피치)의 증가를 억제하는 설계기술과 이를 안정적으로 생산할 수 있는 공정기술이 요구되며, 여러 환경 평가시 신뢰성 있는 고밀도 실장 패키지를 확보하는 것이다. 이로 인해 대부분의 반도체 생산업체는 새로운 차세대 소자를 개발하고 양산하기 위해서 공정 조건 및 기존 설비의 작업 한계를 초월하는 기술력 확보에 주력하거나 보다 향상된 신규 설비를 도입하여 신규 생산 라인을 건설하는 등의 투자를 하게 된다.
이에 따라 대용량 주기억장치의 구성이 가능하고 패키지의 크기의 증가를 억제할수 있는 패키지 기술이 개발되고 있는데, 그 중에는 1개의 패키지 내에 2개 이상의 칩을 탑재하거나 1칩 패키지를 2개 이상 수직으로 적층하는 기술 등이 예컨대, 미국 특허 공보 USP 제 4,862,322호와 USP 제 4,763,188호에 공지되어 있다. 여기에 공지되어 있는 고밀도 실장형 패키지는 수직 방향 실장형이며, 패키지의 두께가 얇을 것이 요구되는 경우에는 수평 방향으로 실장해야 한다.
제1도와 제2도는 종래 기술에 따른 고밀도 실장형 특히 얇은 두께가 요구되는 수평 실장형 패키지의 단면도이다. 제1도를 참조하면, 두 개의 반도체 칩(2a, 2b)을 웨이퍼에서 분리한 다음에 기판(4)에 본딩하여 실장한다. 반도체 칩(2a, 2b)의 가장자리에 배열되어 있는 본딩 패드(도시 아니함)와 기판(4)을 와이어(6)로 본딩하여 반도체 칩(2a, 2b)을 기판과 전기적으로 연결한다. 기판과 연결되어 있는 리드(8)는 고밀도 실장형 패키지를 외부 소자와 전기적으로 연결하기 위한 것으로서 적절한 형태로 절곡형성될 것이다.
제2도는 제1도와 마찬가지로 수평 실장형 패키지이지만 기판(14)에 실장되는 반도체 칩(12a, 12b)들은 본딩 패드가 중앙에 배열되어 있는 소위 센타 본딩 패드형 칩이다. 따라서 기판(14)은반도체 칩(12a, 12b)의 중앙부분이 개방되는 형태를 가지고 있으며 이 부분을 통하여 본딩 와이어(16)가 연결된다. 리드(18)는 제1도에서와 마찬가지로 패키지와 외부와의 전기적인 연결을 위한 것이다.
이러한 종래의 고밀도 실장형 패키지에서는 웨이퍼 제조 공정(wafer fabrica tion process) 이 완료되면, 웨이퍼 상태에서 전기적인 특성을 검사하고 불량인 반도체 소자중에서 레이저로 리페어가 불가능한 칩의 표면에는 잉크 등을 사용하여 정상적인 칩과 구별되도록 표시하는 EDS(Electric Die Sorting) 과정을 거친다. 정상 칩들은 웨치퍼 절단(wafer sawing) 공정을 통해 개별 칩으로 분리된 다음 고밀도 실장형 패키지의 기판에 접착되는데 이를 다이 본딩(die bonding)이라 한다. 그런데 제1도와 제2도에 도시한 바와 같이 수평 방향으로 두 개 이상의 반도체 칩을 하나의 기판에 실장하는 경우에는 다이 본딩 여유분(die bonding margin)을 고려하여 반도체 칩과 이웃 반도체 칩 사이에 충분한 공간을 확보하여야 한다. 따라서 전체 패키지의 면적은 다이 본딩 여유분만큼 증가하고, 반도체 칩의 가로 및 세로 방향의 길이가 얼마냐에 따라 여러 반도체 칩의 탑재가 곤란할 수 있으므로 설계 단계에서 주의를 요한다. 또한 다이 본딩 공정을 여러 반도체 칩에 대해 개별적으로 진행할 때 이미 다이 본딩이 완료된 반도체 칩이 그 다음 반도체 칩을 다이 본딩하는 2차 다이 본딩 공정에 의해 손상을 받게 될 우려가 있다.
[발명의 요약]
따라서 본 발명의 목적은 고밀도 실장형 반도체 패키지의 다이 본딩 공정에서 다이 본딩 여유분을 고려하지 않아도 되며 좁은 면적을 차지하는 고밀도 실장형 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 고밀도 실장형 패키지에서 여러 개의 반도체 칩을 한꺼번에 다이 본딩함으로써 2차 다이 본딩에 의해 1차 다이 본딩된 반도체 칩이 손상되는 것을 방지할 수 있는 새로운 형태의 고밀도 실장형 패키지 및 그 제조 방법을 제공하는 것이다.
이러한 목적을 달성하기 위한 본 발명에 따른 고밀도 실장형 패키지는 웨이퍼 절단 공정에서 2개 이상의 반도체 칩을 하나의 그룹으로 하여 한꺼번에 절단한 반도체 칩들을 이용하여 다이 본딩한 것을 특징으로 한다.
본 발명의 제1면에 따르면, 최소한 두 개 이상의 동일한 반도체 칩과, 상기 반도체 칩의 표면에 부착되며 반도체 칩 각각과 전기적으로 연결되는 패턴을 갖는 배선 필름과, 상기 배선 필름과 상기 반도체 칩을 부착시키는 접착제와, 상기 배선 필름과 전기적으로 연결되며 외부 소자에 접속되는 패키지 리드를 구비하는 고밀도 실장형 패키지로서, 상기 두 개 이상의 반도체 칩은 웨이퍼 절단 공정에서 개별적으로 분리되지 않고 한꺼번에 절단되어 일체형으로 형성되어 있는 것을 특징으로 하는 고밀도 실장형 패키지가 제공된다.
또한, 본 발명의 제2면에 따르면, 각각 복수의 본딩 패드를 갖는 복수의 반도체 칩이 형성되어 있는 웨이퍼를 최소한 두 개 이상의 반도체 칩 단위로 동시에 절단하는 웨이퍼 절단 단계와, 상기 절단된 웨이퍼를 단위 반도체 칩으로 분리하는 칩 분리 단계와, 상기 절단된 단위 반도체 칩을 소정의 전도성 패턴과, 필름 패드 및 필름 단자를 갖는 패턴 필름에 부착하는 칩 부착 단계와, 상기 본딩 패드와 상기 필름 패드를 전기적으로 연결하는 칩 연결 단계와, 상기 패턴 필름의 필름 단자를 패키지 리드와 전기적으로 연결하는 단계를 구비하는 고밀도 실장형 패키지 제조 방법이 제공된다.
본 발명은 고밀도 실장형 패키지 중에서도 반도체 칩이나 패키지가 완료된 반도체 소자를 수직 방향으로 실장하는 수직 고밀도 실장형 패키지 구조보다는 두께를 줄이는 것에 중점을 둔 수평 고밀도 실장형 패키지에 적용하는 것이 유리하다.
[실시예]
이하 도면을 참조로 본 발명의 실시예를 상세하게 설명한다. 원하는 메모리 소자가 완성된 웨이퍼는 메모리 소자의 전기적 특성을 검사한 다음 불량 소자를 잉크 등으로 표시하고 개별 칩으로 분리된다.
제3도는 본 발명에 따른 반도체 칩을 웨이퍼로부터 절단하는 과정을 설명하기 위한 개략도이다. 제3도를 참조하면, 회로 소자 형성이 완료된 반도체 웨이퍼(70)의 밑면에 테이프(제4도의 '82')를 부착한다. 테이프가 부착된 웨이퍼(70)를 진공 척(72 : vaccum chuck)위에 올려 놓고 웨이퍼의 밑면에 진공을 가하여 웨이퍼(7)를 진공 척(72)에 고정시킨다. 웨이퍼 절단 장비(74)를 웨이퍼 위에 정렬시킨 다음에 다이아몬드 휠(76 : diamond wheel)을 회전시켜 웨이퍼(70)를 개별 칩으로 절단한다. 이때 웨이퍼(70) 상의 점선으로 표시된 것들은 하나 하나의 반도체 칩이고 굵은 실선으로 표시된 것들이 실제로 다이아몬드 휠(76)에 의해 절단되는 반도체 칩이다. 실선 표시로부터 알수 있는 바와 같이 반도체 칩은 2개씩 동시에 절단된다.
동시에 절단되는 칩들의 방향은 78a로 표시한 것처럼 수평 방향이 될 수도 있고, 78b로 표시한 것처럼 수직 방향으로 될 수도 있는데, 이 방향에 따라 이하에서 설명되겠지만, 사용되는 패턴 필름의 패턴이 달라진다. 이러한 웨이퍼의 절단은 일반적으로 휠(76)에 의해 완전히 절단되는 것은 아니고 웨이퍼 두께의 1/2 또는 2/3만큼만 절단된다. 웨이퍼의 절단이 끝나면, 웨이퍼의 밑면에 부착되어 있는 테이프를 잡아 당겨서 1/2 또는 2/3 정도 절단된 웨이퍼를 완전히 개별 칩들로 분리되도록 한다.
그 다음에 제4a, 4b도에 도시된 바와 같이 테이프(82)로부터 반도체 칩(80)을 분리한다. 여기에 도시되어 있는 반도체 칩 분리 장치는 본 출원인이 1995년 6월 29일자로 출원한 1995년 특허출원 제18136 호에 개시되어 있는 이단계 칩 분리 장치이다. 일반적으로 테이프(82)로부터 반도체 칩(80)을 떼어 낼 때에는 플런지 핀(84 : plunge pin)을 사용하는데 플런지 핀(82)은 끝이 뾰족하기 때문에 분리 과정에서 칩의 밑면에 손상을 줄 수 있고, 이러한 손상은 패키지 조립 공정에서 반도체 칩의 크랙이나 패키지 자체의 크랙을 유발할 수 있다. 그런데 본 발명에서와 같이 두 개의 반도체 칩을 한꺼번에 웨이퍼로부터 절단한 경우에는 테이프가 부착된 반도체 칩의 면적이 두배이기 때문에 테이프를 분리하기 위해서는 플런지 핀이 칩을 밀어 올리는 힘이 더 커야 한다. 그 결과 플런지 핀이 칩의 밑면에 더 많은 손상을 줄 수 있다.
따라서 제4a도에 도시된 것처럼, 여러 개의 반도체 칩(80a, 80b, 80c, 80d, 80e, 80f,...)이 형성되어 있는 웨이퍼를 이단계 칩 분리 장치의 지지단(86) 위에 올려놓고, 분리 장치의 내부를 진공으로 만들어 지지단(86)이 아래로 내려가도록 하면, 돌출부(88)와 플런지 핀(84)은 고정되어 있기 때문에 돌출부(88)와 플런지 핀(84)위에 있는 두 개의 반도체 칩(80a, 80b)은 위로 밀려 올라간다. 그 결과 반도체 칩(80a, 80b) 밑면에 붙어 있던 테이프의 일부, 즉 가장자리에 붙어 있던 테이프가 떨어진다. 그 다음 제4b도에 도시한 것처럼, 플런지 핀(84)을 위로 상승시키면, 반도체 칩(80a, 80b)이 돌출부(88)위로 올라가서 대부분의 테이프가 떨어진다. 이렇게 테이프와 분리된 반도체 칩(80a, 80b)은 한꺼번에 이동이 가능하므로 그 다음 공정인 다이 본딩 공정으로 동시에 이동이 된다. 그리고 반도체 칩의 분리가 이단계로 이루어지기 때문에 비록 테이프가 두 개의 반도체 칩에 같이 붙어 있어서 접착력이 클지라도 플런지 핀이 큰 함을 들이지 않고서도 칩 분리가 가능하여 반도체 칩의 표면에 주는 손상을 충분히 줄일 수 있다.
제5도는 본 발명에 따른 구조를 갖는 고밀도 실장형 패키지의 단면도이다. 웨이퍼 가공 프로세서(wafer fabrlcation process)가 끝나고 EDS를 통과한 반도체 칩(20a, 20b)을 제3도에 나타낸 것과 같이 일체형이 되도록 웨이퍼 절단 공정을 진행하고 한꺼번에 칩 분리를 하여 고밀도 실장 패키지에 이용한다. 이때 두 개의 반도체 칩(20a, 20b) 사이에는 공간이 없기 때문에 종래의 경우와는 달리 기판과 와이어 본딩할 수 있는 공간을 확보하기가 어렵기 때문에 소정의 전도성 패턴이 형성되어 있는 패턴 필름(24)을 반도체 칩의 표면에 비전도성 접착제(25)를 사용하여 부착한다. 접착제(25)는 패턴 필름(24)을 제조한 다음에 한 면에 접착 물질을 도포하여 적층시킬 수도 있고, 반도체 칩(20a, 20b)의 표면에 도팅(dotting)한 다음 패턴 필름과 눌러 붙일 수도 있다.
제1, 2도의 종래 기술에서처럼 기판에 반도체 칩을 실장한 다음에 패턴 필름을 다시 반도체 칩에 부착할 수도 있지만, 패턴 필름은 조립 공정 동안 반도체 칩을 지지하고 반도체 칩과 외부 회로를 전기적으로 연결하는 패턴을 가지고 있는 등 기판과 동일한 역할을 한다. 패턴 필름(20)은 반도체 칩(20a, 20b)과 패키지의 리드(28)를 전기적으로 연결하기 위한 것으로서 패턴 필름(24)의 필름 패드(도시 아니함)와 반도체 칩(20a, 20b)의 본딩 패드는 와이어(26)에 의해 연결된다. 패턴 필름(24)은 필름 단자(29)를 통해 리드(28)와 열 압착된다. 필름 단자(29)는 구리-금-니켈 합금이며 리드의 접착부에는 주석-금-은 등의 합금을 사용한다. 열 압착 대신에 IR 리플로우 방법을 사용하는 것도 가능하다.
제5도에 나타낸 본 발명에 따른 고밀도 실장형 패키지는 본등 패드가 중앙에 배열되어 있는 센타 본딩 패드형 반도체 칩을 실장한 것으로서 그 평면도를 제6도에 나타낸다.
제6도는 센타 본딩 패드형 반도체 칩을 사용한 고밀도 실장형 패키지에 사용되는 패턴 필름(50)의 평면도이다. 패턴 필름(50)은 기본적으로 반도체 칩의 본딩 패드(57a, 57b)가 노출되도록 하는 개방부(58)와, 패키지 리드와의 연결을 위한 필름 단자(51)와, 동일한 기능을 하는 반도체 칩의 본당 패드들을 연결시켜 주기 위한 배선(55) 및 반도체 칩의 본딩 패드와 와이어 본딩되는 필름 패드(54a, 54b)로 이루어져 있다.
좌측 반도체 칩의 본딩 패드(57a)와 우측 반도체 칩의 본딩 패드(57b)는 센타 본딩 패드형으므로 두 개의 개방부(58)로서 충분하다. 노출된 본딩 패드(57a, 57b)는 패턴 필름(50)의 필름 패드(54a, 54b)와 제3도에 도시한 것처럼 와이어 본딩될 것이다. 실장되는 반도체 칩은 동일한 기능과 용량을 가진 동일 칩이므로 같은 기능을 하는 본딩 패드끼리는 서로 연결시켜 주어야 하는데 이것은 배선(55)에 의해 이루어진다. 패턴 필름(50)의 단자(51)는 비아 구멍(via holes; 52, 56)을 통해 내부적으로 연결된 배선에 의해 필름 패드(54a, 54b) 즉, 반도체 칩의 본딩 패드(57a, 57b)와 전기적으로 접속된다. 패키지의 리드(제3도의 28)는 필름 단자(51)와 연결된다.
다음은 본 발명의 또 다른 실시예로서, 반도체 칩의 본딩 패드가 가장자리에 배열되어 있는 소위 에지(edge) 본딩 패드형 반도체 칩을 이용한 경우를 설명한다.
제7도에 도시한 것은 본딩 패드가 가장자리에 배열되어 있는 반도체 칩을 이용한 고밀도 실장형 패키지로서, 반도체 칩(30a, 30b)의 표면에는 비전도성 접착제(35)를 사용하여 패턴 필름(34)을 부착하고 와이어(36)를 본딩하여 반도체 칩과 패키지 리드(38)를 연결한다. 앞에서 설명한 바와 같이 접착제(35)는 도팅될 수도 있고, 미리 필름에 적층될 수도 있다. 패턴 필름(34)은 사용되는 반도체 칩이 에지 본딩 패드형이므로 와이어 본딩을 위한 개방부분이 제5도의 패턴 필름(24)보다 더 많음을 알 수 있다. 반도체 칩과 패턴 필름(34)을 접착시키는 접착제(35)는 비전도성 접착제이지만, 패턴 필름(34)과 패키지 리드(38)와의 접착은 전기 전도성 접착제(39)를 사용하거나, 제5도의 경우와 마찬가지로, 금속 합금을 열 압착하거나 IR 리플로우 방법을 사용하여 접착할 수도 있다.
제8도는 에지 본딩 패드형 반도체 칩을 사용한 고밀도 실장형 패키지에 사용되는 배선 필름의 평면도이다. 제6도를 참조로 설명한 것과 유사하게 배선 필름(60)은 반도체 칩의 본딩 패드(67a, 67b)가 외부로 노출되도록 하는 개방부(68)와, 패키지 리드와의 연결을 위한 필름 단자(61)와, 동일한 기능을 하는 반도체 칩의 본딩 패드들을 연결시켜 주기 위한 배선(65) 및 반도체 칩이 본딩 패드와 와이어 본딩되는 필름 패드(64a, 64b)로 이루어져 있다. 반도체 칩의 본딩 패드는 칩의 가장자리에 배열되어 있기 때문에 이를 노출시키기 위한 개방부(68)는 3개이며, 필름 패드(64a, 64b)를 연결시키기 위한 배선(65)이 서로 쇼트(short)되는 것을 방지하기 위해서 일부 배선은 제2비아 구멍(66)에 의해 필름의 내부를 통해 패드(64a, 64b)를 연결한다. 필름 패드(64a, 64b)는 또한 비아 구멍(62)과 배선(63)을 통해 필름 단자(61)와 전기적으로 접속된다.
제6도와 제8도에 나타낸 필름 단자(51, 61)는 패키지의 리드(제5도의 28, 제7도의 38)와 전기적으로 도통되도록 열압착 등의 기계적인 방법으로 본딩될 수도 있고, 도면에 구체적으로 나타내지는 않았지만, 패키지 리드와 필름 패드를 연결하는 와이어를 본딩할 수도 있다.
지금까지 설명한 본 발명의 실시예는 모두 와이어 본딩에 의해 패턴 필름과 반도체 칩이 전기적으로 연결되는 것에 대한 것이었다. 이에 비해서 범퍼를 사용하여 패턴 필름과 칩을 연결하는 것을 생각할 수 있는데 이를 제9도에 나타낸다.
제9도는 본 발명의 또 다른 실시예로서, 반도체 칩과 패턴 필름이 범퍼에 의해 연결된 고밀도 실장형 패키지의 단면도이다. 웨이퍼 절단 공정에서 동시에 절단된 두 개의 반도체 칩(90a, 90b)은 상부 표면 중앙에 본딩 패드가 형성되어 있다. 제6도 및 제8도와 같은 소정의 전도성 패턴이 형성되어 있는 패턴 필름(94)을 비전도성 접착제(95)를 사용하여 접착한다. 패턴 필름(94)의 필름 패드와 반도체 칩의 본딩 패드는 범퍼(96)에 의해 연결된다. 패키지의 리드(98)는 전도성 접착제(99)에 의해 패턴 필름(94)과 연결된다. 범퍼(96)는 반도체 칩(90)의 웨이퍼 프로세스 단계에서 식각법이나 또는 본딩 와이어의 볼 형성 공정을 사용하여 미리 본딩 패드 위에 형성시켜 놓을 수도 있고, 아니면 패턴 필름(94)의 필름 패드에 위와 같은 방법을 사용하여 형성시킬 수도 있다. 범퍼(96)의 접착력이 충분히 강한 경우에는 접착제(95)를 사용하지 않고서도 반도체 칩(90a, 90b)과 패턴 필름(94)을 접착할 수도 있다. 범퍼를 사용한 반도체 칩과 패턴 필름의 접착은 패턴 필름에 개방부가 필요하지 않기 때문에 배선이 간단하게 이루어진다는 장점이 있다.
제9도에 도시한 것은 본딩 패드가 반도체 칩의 상부 표면 중앙 부분에 배열되어 있는 실시예를 나타내고 있지만, 본딩 패드가 칩의 모서리 부분에 배열되어 있는 에지형 본딩 패드인 경우에도 마찬가지로 본 발명을 적용할 수 있다.
위의 제5도 내지 제9도를 참조로 설명한 실시예들은 웨이퍼를 제3도의 78a 방향으로 절단하여 얻어진 반도체 칩을 사용한 경우이다. 이와는 달리, 제3도의 78b 방향으로 절단한 반도체 칩을 사용하면, 반도체 칩의 동일한 기능을 하는 단자들을 서로 전기적으로 연결시켜 주어야 하는 패턴이 비교적 간단하게 형성될 수 있는데, 이러한 경우의 패턴 필름의 일례를 제10도에 도시한다.
제10도는 본 발명의 또 다른 실시예로서 수직 방향으로 절단된 반도체 칩을 사용한 경우에 적용하기에 적합한 패턴 필름의 평면도이다. 패턴 필름(100)에 형성되어 있는 단자(101), 필름 패드(104), 배선(105) 및 비아 구멍(106)의 기능과 역할은 제6도와 제8도에 도시한 패턴 필름의 경우와 동일하므로 자세한 설명은 생략한다. 반도체 칩(120a, 120b)은 수직 방향으로 웨이퍼로부터 절단되어 있고, 본딩 패드(107)는 반도체 칩의 상부 면의 중앙에 배열되어 있다. 따라서 개방부(108)는 하나만 필요하다. 물론 에지형 본딩 패드인 반도체 칩을 사용하려면 두 개가 개방부가 필요할 것이다. 반도체 칩의 본딩 패드(107)는 패턴 필름(100)의 필름 패드(104)와 와이어(116)에 의해 연결되어 있다. 제10도를 제8도의 패턴 필름과 비교해 보았을 때 배선이 비교적 간단하다는 것을 알 수 있다. 따라서 서로 공통으로 연결되어야 하는 반도체 칩의 단자가 어디에 위치해 있느냐에 따라 수지 방향으로 웨이퍼를 절단할 것인지 수평 방향으로 절단할 것인지를 적절하게 선택하여야 할 것이다.
이상 설명한 바와 같이 본 발명에 따른 고밀도 실장형 패키지에서는 웨이퍼 절단 공정에서 2개 이상의 반도체 칩을 하나의 묶음으로 하여 절단함으로써 다이 본딩 공정시 본딩 여유분을 확보할 필요가 없으므로 다이 본딩의 신뢰성이 높아지고 제한된 크기의 패키지 내에 탑재 가능한 칩의 크기를 보돠 확장할 수 있다. 또한 웨이퍼 절단 공정이 그룹별로 이루어지므로 웨이퍼 절단 공정이 간단해 지고 다이 본딩 공정 역시 여러 단계로 실시하지 않아도 되기 때문에 공정이 간단해서 생산성이 향상된다.
이상 도면을 참조로 본 발명의 실시예에 대해서 설명하였지만 도면에 나타낸 것은 단지 예시적인 것에 불과하며 본 발명의 범위를 한정하기 위한 것은 아니다. 따라서 본 발명이 속하는 기술분야에서 통상의 지식을 가진 당업자라면 본 발명의 범위와 사상을 벗어나지 아니하고서도 본 발명의 실시예에 대한 여러 가지 변형과 수정이 가능하다는 것을 쉽게 알 수 있을 것이다.

Claims (14)

  1. 웨이퍼 절단공정에서 개별적으로 분리되지 않고 한꺼번에 절단되어 일체형으로 형성되어 있으며 각각 복수의 본딩패드가 형성된 두 개 이상의 동일한 반도체 칩; 상기 반도체 칩의 표면에 전기 절연성 접착제로 부착되며, 상기 본딩패드가 노출되도록 형성된 개방부와 상기 본딩패드와 대응하는 복수의 필름패드 및 상기 필름 패드를 전기적으로 연결하는 배선이 형성되어 있는 배선필름; 상기 본딩패드와 상기 필름패드를 전기적으로 연결하는 와이어; 및 상기 배선필름의 배선과 전기적으로 연결되며 외부소자에 접속되는 패키지 리드; 를 구비하는 고밀도 실장형 패키지.
  2. 제1항에 있어서, 상기 반도체 칩은 상부 표면의 중앙 부분에 배열되어 있는 복수의 본딩패드를 갖는 것을 특징으로 하는 고밀도 실장형 패키지.
  3. 제1항에 있어서, 반도체 칩 각각의 본딩패드 중 동일한 기능을 하는 패드는 상기 와이어에 의해 연결되어 있는 필름패드와 상기 도선에 의해 서로 연결되어 있는 것을 특징으로 하는 고밀도 실장형 패키지.
  4. 제1항에 있어서, 상기 반도체 칩은 상부 표면의 가장자리 부분에 배열되어 있는 복수의 본딩패드를 갖는 것을 특징으로 하는 고밀도 실장형 패키지.
  5. 제1항에 있어서, 상기 배선필름은 상기 필름패드와 전기적으로 연결되어 있는 필름 단자를 더 구비하여, 상기 필름단자는 상기 패키지 리드와 열 압착 방법에 의해 접속되는 것을 특징으로 하는 고밀도 실장형 패키지.
  6. 제1항에 있어서, 상기 전기 절연성 접착제는 반도체 칩 면에 도팅(dotting)되는 것을 특징으로 하는 고밀도 실장형 패키지.
  7. 제1항에 있어서, 상기 전기 절연성 접착제는 상기 배선필름에 적층구조로 형성되어 있는 것을 특징으로 하는 고밀도 실장형 패키지.
  8. 제1항에 있어서, 상기 반도체 칩은 상부 표면의 중앙 부분에 배열되어 있는 복수의 본딩패드를 가지며, 상기 배선필름은 상기 본딩패드에 대응하는 위치에 복수의 필름패드를 가지고 상기 본딩패드와 필름패드는 금속범퍼에 의해 연결되는 것을 특징으로 하는 고밀도 실장형 패키지.
  9. 제1항에 있어서, 상기 반도체 칩은 상부 표면의 가장 자리 부분에 배열되어 있는 복수의 본딩패드를 가지며, 상기 배선필름은 상기 본딩패드에 대응하는 위치에 복수의 필름패드를 가지고 상기 본딩패드와 필름패드는 금속범퍼에 의해 연결되는 것을 특징으로 하는 고밀도 실장형 패키지.
  10. 제5항에 있어서, 상기 필름단자는 구리-금--니켈 합금이며, 상기 패키지 리드는 주석-금-은 합금인 것을 특징으로 하는 고밀도 실장형 패키지.
  11. 각각 복수의 본딩패드를 갖는 복수의 반도체 칩이 형성되어 있는 웨이퍼를 최소 두 개 이상의 단위 반도체 칩으로 동시에 절단하는 웨이퍼 절단 단계; 웨이퍼의 본딩패드가 형성되어 있지 않는 면에 테이프를 부착하는 단계; 상기 단위 반도체 칩의 가장자리에 부착된 테이프를 떼어내는 1차 분리단계; 상기 단위 반도체 칩의 나머지 부분에 부착된 테이프를 떼어내는 2차 분리단계; 상기 웨이퍼로부터 단위 반도체 칩을 분리하는 칩 분리단계; 상기 절단된 단위 반도체 칩을 소정의 전도성 패턴과, 필름패드 및 필름단자를 갖는 패턴필름에 부착하는 칩 부착단계; 상기 본딩패드와 상기 필름패드를 전기적으로 연결하는 칩 연결단계; 및 상기 패턴필름의 필름단자를 패키지 리드와 전기적으로 연결하는 단계;를 구비하는 고밀도 실장형 패키지 제조 방법.
  12. 제11항에 있어서, 상기 칩 연결단계는 상기 본딩패드와 필름패드에 와이어를 본딩하는 단계인 것을 특징으로 하는 고밀도 실장형 패키지 제조 방법.
  13. 제11항에 있어서, 상기 칩 연결단계는 상기 본딩패드와 필름패드를 금속범퍼로 연결하는 단계인 것을 특징으로 하는 고밀도 실장형 패키지 제조 방법
  14. 제13항에 있어서, 상기 필름단자와 패키지 리드를 연결하는 단계는 열압착법에 의한 것을 특징으로 하는 고밀도 실장형 패키지 제조 방법.
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