KR100355745B1 - 반도체 패키지 - Google Patents

Abstract

본 발명은 칩의 스케일 크기로 제조되어 반도체 패키지의 경박단소화를 실현할 수 있고, 또한 적층된 상하칩의 일면이 모두 외부로 노출되어, 칩에서 발생하는 열의 방출 효과를 극대화시킬 수 있는 효과를 제공할 수 있고, 또한 와이어 본딩공정과 몰딩공정이 배제됨에 따라, 전체적인 반도체 패키지의 두께를 최소화시킬 수 있고 제조비용을 크게 절감할 수 있도록 한 반도체 패키지에 관한 것이다.

이에, 저면에 본딩패드가 형성된 상부칩과; 상면에 본딩패드가 형성되고 그 테두리면에 비아홀이 형성된 하부칩과; 상기 상부칩과 하부칩의 본딩패드간에 융착되어 전기적 신호 교환 가능하게 연결된 전도성의 범프와; 상기 하부칩의 저면 테두리로 노출된 비아홀에 부착된 인출단자로 구성된 것을 특징으로 하는 반도체 패키지를 제공하고자 한 것이다.

Description

반도체 패키지{Semiconductor package}

본 발명은 반도체 패키지에 관한 것으로서, 동일한 크기의 반도체 칩을 전도성의 범프로 적층되고, 하부칩에 비아홀을 형성시켜 인출단자를 부착시킨 새로운 구조의 반도체 패키지에 관한 것이다.

통상적으로 반도체 패키지는 전자기기의 집약적인 발달과 소형화 경향으로고집적화, 소형화, 고기능화를 실현할 수 있는 제조 추세에 있는 바, 리드프레임, 인쇄회로기판, 필름등의 부재를 이용하여 여러가지 구조로 이루어진 다양한 종류의 패키지가 경박단소화로 개발되어 왔고, 개발중에 있다.

특히, 최근에는 칩을 적층한 구조의 반도체 패키지로서, 서로 다른 크기 또는 동일한 크기의 반도체 칩을 적층한 구조의 반도체 패키지의 개발이 이루어지고 있다.

따라서, 종래에는 첨부한 도 2에 도시한 바와 같이, 동일한 칩을 적층하기 위하여 적층될 칩 사이에 인터포져(22)와 같은 비전도성 소재를 끼워넣어 적층되는 칩 사이의 상하 간격을 유지하고, 각각 위쪽을 향해 위치된 칩의 본딩패드와 부재의 본딩영역간을 와이어로 본딩하여 반도체 패키지를 제조함에 따라, 인터포져에 의한 반도체 패키지의 두께가 증가하는 단점이 있고, 상부칩 밑에 좁은 간격으로 위치되어 있는 하부칩의 본딩패드와 부재의 본딩영역간을 와이어로 본딩하는 작업이 매우 어려워 와이어의 손상을 초래하는 단점이 있었다.

따라서, 본 발명은 상기와 같은 점을 감안하여, 전도성의 범프를 이용한 플립칩 본딩으로 동일한 크기의 칩을 적층하고, 하부칩에 비아홀을 형성시켜 솔더볼과 같은 인출단자를 부착하여 이루어진 새로운 구조의 반도체 패키지를 제공하는데 그 목적이 있다.

이에, 칩의 스케일 크기로 제조되어 반도체 패키지의 경박단소화를 실현할수 있고, 또한 적층된 상하칩의 일면이 모두 외부로 노출되어, 칩에서 발생하는 열의 방출 효과를 극대화시킬 수 있는 효과를 제공할 수 있다.

도 1은 본 발명에 따른 반도체 패키지를 나타내는 단면도,

도 2는 종래의 반도체 칩이 적층된 구조의 반도체 패키지를 나타내는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 반도체 패키지 12 : 상부칩

14 : 하부칩 16 : 비아홀

18 : 전도성의 범프 20 : 인출단자

이하, 첨부도면을 참조로 본 발명을 상세하게 설명하면 다음과 같다.

상기한 목적을 달성하기 위한 본 발명의 반도체 패키지는:

저면에 본딩패드가 형성된 상부칩(12)과; 상면에 본딩패드가 형성되고 그 테두리면에 비아홀(16)이 형성된 하부칩(14)과; 상기 상부칩(12)과 하부칩(14)의 본딩패드간에 융착되어 전기적 신호 교환 가능하게 연결된 전도성의 범프(18)와; 상기 하부칩(14)의 저면 테두리로 노출된 비아홀(16)에 부착된 인출단자(20)로 구성된 것을 특징으로 한다.

바람직한 구현예로서, 상기 반도체 패키지(10)의 하부칩(14)의 비아홀(16)은 웨이퍼 상태에서 형성시키게 된다.

또한, 상기 하부칩(14)의 두께는 비아홀(16)이 용이하게 형성되도록 웨이퍼 상태에서 최대로 얇게 그라인딩하게 된다.

여기서 본 발명을 실시예로서, 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.

첨부한 도 1은 본 발명에 따른 반도체 패키지의 제조 순서를 나타내는 단면도로서, 상기 하부칩(14)의 테두리면에는 전도성 물질로 코팅된 다수의 비아홀(16)이 형성되는 바, 상기 하부칩(14)은 웨이퍼 상태에서 각각의 칩 테두리면에 전도성물질로 코팅된 비아홀(16)을 형성한 후, 개개의 칩으로 소잉하여 구비된다.

특히, 상기 비아홀(16)을 형성하기 위하여 하부칩(14)은 웨이퍼 상태에서 칩회로에 손상이 가지 않는 범위로 후면을 매우 얇게 그라인딩시킨 것이다.

또한, 상기 하부칩(14)의 본딩패드 자리는 중앙면에 소정의 배열을 갖으며 형성되어 있다.

상기와 같은 구조로 구비된 하부칩(14)상에 동일한 크기를 갖고 보다 두꺼운 상부칩(12)을 전기적 신호 교환 가능하게 적층 부착하는 바, 상기 하부칩(14)의 본딩패드와 상부칩(12)의 본딩패드가 전도성의 범프(18)로 융착되며 연결되어진다.

다음으로, 상기 하부칩(14)의 저면으로 노출된 비아홀(16)에 솔더볼과 같은 인출단자(20)를 부착시킴으로써, 본 발명의 반도체 패키지(10)가 완성된다.

이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지에 의하면 반도체 패키지에서 상부칩과 하부칩의 일면과 측면이 외부로 노출된 상태가 되어, 칩에서 발생하는 열을 외부로 용이하게 방출시킬 수 있다.

또한, 상부칩과 하부칩의 재질이 같기 때문에, 열팽창계수 차이로 인한 열변형이 매우 적어 전도성의 범프를 최소 높이로 융착시키고, 또 와이어 본딩공정과 몰딩공정이 배제됨에 따라, 전체적인 반도체 패키지의 두께를 최소화시킬 수 있고 제조비용을 크게 절감할 수 있게 된다.

Claims (1)

1. 저면에 본딩패드가 형성된 상부칩과; 상면에 본딩패드가 형성되고 그 테두리면에 비아홀이 형성된 하부칩과; 상기 상부칩과 하부칩의 본딩패드간에 융착되어 전기적 신호 교환 가능하게 연결된 전도성의 범프와; 상기 하부칩의 저면 테두리로 노출된 비아홀에 부착된 인출단자로 구성된 것을 특징으로 하는 반도체 패키지.