KR200278535Y1 - 칩 크기 패키지 - Google Patents
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Abstract
본 고안은 반도체 패키지에 관한 것으로, 보다 상세하게는, 실장 효율을 향상시킨 칩 크기 패키지에 관한 것이다. 본 고안의 칩 크기 패키지는 상부면에 구비된 본딩패드 상에 솔더 범프가 형성되어 있는 제 1 및 제 2 반도체 칩들이 그들 각각의 하부면이 대향하도록 접착제의 개재하에 부착되어 있고, 상기 제 1 및 제 2 반도체 칩들은 회로패턴이 구비되어 있는 제 1 및 제 2 탭 테이프들과 전기적으로 연결됨은 물론 이들에 의해 감싸져 있으며, 상기 제 1 및 제 2 탭 테이프의 외측면에는 솔더 볼들이 부착되어 있는 것을 특징으로 한다.
Description
본 고안은 반도체 장치에 관한 것으로, 보다 상세하게는, 실장 효율을 향상시킨 칩 크기 패키지에 관한 것이다.
최근, 각종 전기·전자 제품의 크기가 소형화되는 추세에 따라 한정된 크기의 기판에 보다 많은 수의 칩을 실장함으로써 소형이면서도 고용량을 달성하고자 하는 많은 연구가 전개되고 있으며, 이에 따라, 기판 상에 실장되는 반도체 패키지의 크기 및 두께가 점차 감소되고 있는 실정이다.
그 한 예로서, 종래 기술에 따른 칩 크기 패키지(Chip Size Package : 이하, CSP)가 도 1 에 도시되어 있는바, 이를 설명하면 다음과 같다.
도시된 바와 같이, 반도체 칩(1)은 그의 본딩패드들(1a) 상에 전기적 접속 수단이 솔더 범프(Solder Bump : 2)가 각각 형성되어 있고, 이러한 솔더 범프(2)에 의해 상기 반도체 칩(1)은 상부면에 전극패턴(3a)이 구비된 기판(3) 상에 부착됨과 동시에 상기 전극패턴(3a)과 전기적으로 접속되어 있다.
그리고, 반도체 칩(1)과 기판(3) 사이의 공간은 에폭시 수지와 같은 용액(4)으로 채워져 있으며, 기판(3)의 하부면에는 전기적 접점인 솔더 볼들(Solder Ball : 5)이 부착되어 있다.
상기와 같은 구조를 갖는 CSP는 통상의 반도체 패키지, 즉, 반도체 칩을 에폭시 수지로 몰딩하여 구성하는 반도체 패키지에 비하여 그 두께 및 크기를 감소시킬 수 있기 때문에 패키지의 경·박·단·소를 달성할 수 있으며, 이에 따라, 전기·전자 제품의 소형화 추세에 유리하게 대응시킬 수 있다.
그러나, 상기와 같은 종래의 CSP는 하나의 패키지에 하나의 반도체 칩을 내장시키기 때문에 패키지의 용량을 증가시킨데 한계가 있으며, 아울러, 이러한 패키지를 이용하여 모듈을 제작할 경우에는 각각의 패키지를 마더 보드 상에 실장시켜야 하기 때문에 실장 면적을 많이 차지함은 물론 마더 보드 상에 회로패턴을 구성하기가 어려운 문제점이 있었다.
따라서, 본 고안은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 패키지의 용량을 향상시킴과 동시에 실장 면적을 감소시킬 수 있는 CSP를 제공하는데, 그 목적이 있다.
도 1 은 종래 기술에 따른 칩 크기 패키지를 도시한 도면.
도 2 는 본 고안의 실시예에 따른 칩 크기 패키지를 설명하기 위한 도면.
도 3 은 본 고안의 실시예에 따른 탭 테이프를 도시한 도면.
도 4a 내지 도 4c 는 본 고안의 실시예에 따른 칩 크기 패키지의 제조방법을 설명하기 위한 도면.
(도면의 주요부분에 대한 부호의 설명)
10 : 제 1 반도체 칩 20 : 제 2 반도체 칩
30 : 접착제 40 : 제 1 탭 테이프
50 : 제 2 탭 테이프 60 : 솔더 범프
70 : 코팅 용액 80 : 솔더 볼
100 : 베이스 금속막 110 : 절연층
120 : 구리패턴
상기와 같은 목적은 달성하기 위한 본 고안의 CSP는, 상부면에 구비된 본딩패드 상에 솔더 범프가 형성되어 있는 제 1 및 제 2 반도체 칩들이 그들 각각의 하부면이 대향하도록 접착제의 개재하에 부착되어 있고, 상기 제 1 및 제 2 반도체 칩들은 회로패턴이 구비되어 있는 제 1 및 제 2 탭 테이프들과 전기적으로 연결됨은 물론 이들에 의해 감싸져 있으며, 상기 제 1 및 제 2 탭 테이프의 외측면에는 솔더 볼들이 부착되어 있는 것을 특징으로 한다.
본 고안에 따르면, 하나의 패키지에 두 개의 반도체 칩을 내장시키기 때문에 패키지의 용량을 향상시킬 수 있음은 물론 실장 면적을 감소시킬 수 있다.
이하, 본 고안의 바람직한 실시예를 첨부한 도면을 참조하여 보다 상세하게 설명하도록 한다.
도 2 는 본 고안의 실시예에 따른 CSP를 도시한 도면이다.
도시된 바와 같이, 본 고안의 CSP는 두 개의 반도체 칩들(10, 20)이 그들 각각의 하부면이 대향하도록 접착제(30)의 개재하에 부착되어 있고, 이러한 두 개의 반도체 칩(10, 20)은 회로패턴이 구비되어 있는 제 1 및 제 2 탭 테이프(40, 50)에 의해 감싸져 있다. 이때, 제 2 탭 테이프(50)는 상부에 위치된 제 2 반도체 칩(20)의 중심부 상에 위치되고, 제 1 탭 테이프(40)는 하부에 위치된 제 1 반도체 칩(10)은 물론 제 2 반도체 칩(20)의 양측 가장자리를 감싸도록 배치되어 있으며, 제 1 탭 테이프(40)의 양측 끝단과 제 2 탭 테이프(50)의 양측 끝단은 각각 소정 간격 이격되어 있다.
상기에서, 제 1 및 제 2 탭 테이프는, 도 3 에 도시된 바와 같이, 알루미늄 또는 구리로된 베이스 금속막(100) 상에 절연층(110)이 형성되고, 상기 절연층(110) 상에는 구리패턴들(120)이 형성되어 있는 형태이며, 베이스 금속막(100)과 구리패턴들(120)은 절연층(110)내에 구비되는 비아패턴(도시않됨)에 의해 상호연결된다.
게속해서, 제 1 탭 테이프(40)는 제 1 반도체 칩(10)의 하부에 위치된 부분이 상기 제 1 반도체 칩(10)과 전기적으로 연결되어 있고, 제 2 반도체 칩(20)의 상부에 위치되는 그의 양측 끝단 부분은 상기 제 2 반도체 칩(20)과 전기적으로 연결되어 있다. 그리고, 제 2 탭 테이프(50)는 제 2 반도체 칩(20)과 전기적으로 연결되어 있다. 이때, 반도체 칩과 탭 테이프간의 전기적 연결을 각 반도체 칩의 본딩패드들 상에 각각 형성되어 있는 솔더 범프(60)에 의해 이루어진다.
다음으로, 제 1 및 제 2 반도체 칩들(10, 20)과 제 1 및 제 2 탭 테이프(40, 50) 사이의 공간에는 코팅 용액(70)이 충진되어 있고, 제 2 반도체 칩(20)의 상부에 위치된 제 1 탭 테이프(40) 부분의 외측면과 제 2 탭 테이프(50)의 외측면에는 마더 보드 상의 실장을 위한 솔더 볼들(80)이 부착되어 있다.
이하, 도 4a 내지 도 4c 를 참조하여 본 고안에 따른 CSP의 제조방법을 설명하면 다음과 같다.
도 4a 를 참조하면, 우선, 제 1 반도체 칩(10)의 상부면에 구비된 다수의 본딩패드들(도시않됨) 상에 솔더 범프(60)를 각각 형성한 상태에서, 상기 제 1 반도체 칩(10)을 제 1 탭 테이프(40) 상에 부착시킨다. 이때, 제 1 반도체 칩(10)은 솔더 범프(60)에 의해 제 1 탭 테이프(40) 상에 부착됨과 동시에 상기 제 1 탭 테이프(40)에 구비된 회로패턴(도시않됨)과 전기적으로 연결된다.
도 4b 를 참조하면, 제 1 반도체 칩(10)의 하부면에 접착제(30)를 부착시킨 후, 제 2 반도체 칩(20)을 그의 후면이 제 1 반도체 칩(10)과 대향하도록 부착시킨다. 그런 다음, 제 2 반도체 칩(20)의 상부면에 구비된 본딩패드들(도시않됨) 각각에 솔더 범프(60)를 형성하고, 이러한 솔더 범프(60)를 이용하여 상기 제 2 반도체 칩(20) 상에 그 보다 작은 크기를 갖는 제 2 탭 테이프(50)를 부착시킨다.
도 4c 를 참조하면, 제 1 반도체 칩(10) 및 제 2 반도체 칩(20)을 감싸도록 상기 제 1 반도체 칩(10)과 전기적으로 연결되어 있는 제 1 탭 테이프(40)를 절곡한다. 이때, 제 1 탭 테이프(40)의 양측 끝단은 제 2 반도체 칩(20)의 상부에 위치되며, 상기 제 2 탭 테이프(50)와 연결되지 않은 제 2 반도체 칩(20)의 본딩패드들과는 그의 상부에 형성되어 있는 솔더 범프(60)에 의해 전기적으로 연결된다.
한편, 제 1 탭 테이프(40)의 양측 끝단과 제 2 탭 테이프(50)의 양측 끝단은 소정 간격 이격되어 배치된다.
그런 다음, 소정 간격 떨어져 있는 제 1 탭 테이프(40)와 제 2 탭 테이프(50)의 사이를 통해 반도체 칩들(10, 20)과 탭 테이프들(40, 50) 사이의 공간에 코팅 용액(70)을 주입한다. 이때, 제 2 반도체 칩(20)과 제 2 탭 테이프(50) 사이에는 담(Dam 도시않됨)을 설치하고, 제 1 반도체 칩의 하부면에 위치된 제 1 탭 테이프 부분에는 홀(도시않됨)을 형성하여 코팅 용액이 원할하게 주입되도록 할 수도 있다.
그리고 나서, 제 2 반도체 칩(20)의 상부면에 위치된 제 1 탭 테이프(40)의 양측 끝단 부분의 외측면과 제 2 탭 테이프(50)의 외측면에 솔더 볼들(80)을 부착시킨다.
한편, 도시되지는 않았지만, 반도체 칩의 양측면을 감싸는 제 1 탭 테이프 부분의 내측에 접지면을 부착시켜 패키지의 전기적 특성을 향상시킬 수도 있다.
이상에서와 같이, 본 고안의 CSP는 하나의 패키지에 두 개의 반도체 칩을 내장시킴으로써, 패키지의 용량을 향상시킬 수 있으며, 아울러, 마더 보드 상의 실장 면적을 감소시킬 수 있다.
게다가, 하나의 패키지에 두 개의 반도체 칩을 내장시키기 때문에 마더 보드 상에 구비되는 회로패턴의 구성을 보다 용이하게 수행할 수 있다.
한편, 여기에서는 본 고안의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 실용신안등록청구의 범위는 본 고안의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (10)
- 상부면에 구비된 본딩패드 상에 솔더 범프가 형성되어 있는 제 1 및 제 2 반도체 칩들이 그들 각각의 하부면이 대향하도록 접착제의 개재하에 부착되어 있고, 상기 제 1 및 제 2 반도체 칩들은 회로패턴이 구비되어 있는 제 1 및 제 2 탭 테이프들과 전기적으로 연결됨은 물론 이들에 의해 감싸져 있으며, 상기 제 1 및 제 2 탭 테이프의 외측면에는 솔더 볼들이 부착되어 있는 것을 특징으로 하는 칩 크기 패키지.
- 제 1 항에 있어서, 상기 제 1 및 제 2 탭 테이프는 알루미늄 또는 구리로된 베이스 금속막 상에 절연층이 형성되고, 상기 절연층 상에는 구리패턴들이 형성되어 있는 구조로된 것을 특징으로 하는 칩 크기 패키지.
- 제 1 항에 있어서, 상기 제 1 탭 테이프의 양측 끝단과 상기 제 2 탭 테이프의 양측 끝단은 인접된 끝단들이 각각 소정 간격 이격되어 있는 것을 특징으로 하는 칩 크기 패키지.
- 제 1 항에 있어서, 상기 제 2 탭 테이프는 제 2 반도체 칩의 중심부 상에 배치된 것을 특징으로 하는 칩 크기 패키지.
- 제 4 항에 있어서, 상기 제 2 탭 테이프와 제 2 반도체 칩은 상기 제 2 반도체 칩의 본딩패드 상에 형성된 솔더 범프에 의해 전기적으로 연결되어 있는 것을 특징으로 하는 칩 크기 패키지.
- 제 4 항에 있어서, 상기 제 1 탭 테이프는 제 1 반도체 칩과 제 2 반도체 칩의 가장자리 부분을 감싸도록 배치된 것을 특징으로 하는 칩 크기 패키지.
- 제 6 항에 있어서, 상기 제 1 탭 테이프는 상기 제 1 반도체 칩과 인접된 부분이 상기 제 1 반도체 칩의 본딩패드 상에 형성된 솔더 범프에 의해 상기 제 1 반도체 칩과 전기적으로 연결되어 있는 것을 특징으로 하는 칩 크기 패키지.
- 제 6 항에 있어서, 상기 제 1 탭 테이프는 그의 양측 끝단 부분이 상기 제 2 반도체 칩의 가장자리에 구비된 본딩패드 상에 형성된 솔더 범프에 의해 상기 제 2 반도체 칩과 전기적으로 연결되어 있는 것을 특징으로 하는 칩 크기 패키지.
- 제 8 항에 있어서, 상기 솔더 볼은 제 2 반도체 칩 상에 배치된 제 1 탭 테이프 부분의 외측면과 상기 제 2 탭 테이프의 외측면 상에 부착된 것을 특징으로 하는 칩 크기 패키지.
- 제 1 항에 있어서, 상기 반도체 칩들과 탭 테이프들 사이의 공간에 코팅 용액이 충진되어 있는 것을 특징으로 하는 칩 크기 패키지.
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Applications Claiming Priority (1)
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| KR2019970038245U KR200278535Y1 (ko) | 1997-12-17 | 1997-12-17 | 칩 크기 패키지 |
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Family Applications (1)
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| KR2019970038245U KR200278535Y1 (ko) | 1997-12-17 | 1997-12-17 | 칩 크기 패키지 |
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| KR (1) | KR200278535Y1 (ko) |
-
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- 1997-12-17 KR KR2019970038245U patent/KR200278535Y1/ko not_active IP Right Cessation
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| KR19990025721U (ko) | 1999-07-05 |
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