KR20000040734A - 적층형 마이크로 비지에이 패키지 - Google Patents

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Abstract

본 발명은 적층형 마이크로 비지에이 패키지에 관한 것으로, 일측에 리드(13)들이 부착된 여러개의 베어 칩(11)을 적층하여 구성하고, 그와 같이 적층구성된 칩(11)들의 리드(13)를 솔더볼(15)이 하면에 부착된 서브스트레이트(14)의 상면에 실장하여 적층형 마이크로 비지에이 패키지(20)를 구성함으로서, 그와 같은 적층형 마이크로 비지에이 패키지(20)를 이용하여 메모리 모듈(21)의 제작시 고밀도 실장이 가능하다.

Description

적층형 마이크로 비지에이 패키지
본 발명은 적층형 마이크로 비지에이 패키지(STACKED MICRO BGA PACKAGE)에 관한 것으로, 특히 다수개의 칩을 적층구성함으로서, 메모리 모듈을 제작하는데 있어서 고밀도의 실장이 가능하도록 하는데 적합한 적층형 마이크로 비지에이 패키지에 관한 것이다.
도 1은 종래 에스 오 제이 패키지의 구조를 보인 것으로, 도시된 바와 같이, 종래 에스 오 제이 패키지는 리드 프레임(1)의 패들(1a) 상면에 반도체 칩(2)이 고정부착되어 있고, 그 칩(2)의 외측에는 다수개의 인너리드(1b)들이 나열설치되어 있으며, 그 인너리드(1b)들과 상기 칩(2)의 상면에 형성된 칩패드(2a)들은 각각 금속와이어(3)로 연결되어 있고, 상기 칩(2), 금속와이어(3), 인너리드(1b)의 일정부분은 에폭시 몰딩부(4)가 형성되어 있으며, 상기 인너리드(1b)들에 연장됨과 아울러 상기 몰딩부(4)의 외측에 돌출되어 J형태로 절곡되도록 아웃리드(1c)들이 형성되어 있다.
도 2는 상기와 같이 구성되어 있는 에스 오 제이 패키지(5)를 이용하여 메모리 모듈(6)을 구성한 상태를 보인 것으로, 도시된 바와 같이, 일정두께와 면적을 갖는 인쇄회로기판(7)의 상면에 길이 방향으로 여러개의 에스 오 제이 패키지(5)들이 솔더링 접합되어 실장되어 있고, 그 일측면에는 그 에스 오 제이 패키지(5)들과 회로선으로 연결되어 있는 컨택터(8)들이 다수개 형성된 구조로 되어 있다.
그러나, 상기와 같은 메모리 모듈(6)을 제작하는데 있어서, 여러개의 에스 오 제이 패키지(5)가 수평형으로 나열설치되기 때문에 한정된 인쇄회로기판(7)의 크기 안에서 고밀도 실장에 의한 용량증대에 한계가 있는 문제점이 있었다.
상기와 같은 문제점을 감안하여 안출한 본 발명의 목적은 메모리 모듈의 제작시 고밀도 실장이 가능한 적층형 마이크로 비지에이 패키지를 제공함에 있다.
도 1은 종래 에스 오 제이 패키지의 구조를 보인 단면도.
도 2는 종래 에스 오 제이 패키지가 설치된 메모리 모듈의 구조를 보인 평면도.
도 3은 본 발명 적층형 마이크로 비지에이 패키지의 구조를 보인 사시도.
도 4a 내지 4d는 본 발명 적층형 마이크로 비지에이 패키지의 제조순서를 보인 사시도.
도 5는 본 발명 적층형 마이크로 비지에이 패키지가 설치된 메모리 모듈의 구조를 보인 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 칩 11a : 칩패드
13 : 리드 14 : 서브스트레이트
15 : 솔더볼
상기와 같은 본 발명의 목적을 달성하기 위하여 절연층이 개재되어 직립으로 부착되어 있는 다수개의 칩들과, 그 칩들의 일측면에 형성된 칩패드들에 각각 연결되어 있는 리드들과, 그 리드들의 하단부가 고정부착되며 리드들을 전기적으로 연결하는 회로선들이 내설되어 있는 서브스트레이트와, 그 서브스트레이트의 하면에 고정부착되며 상기 리드들과 전기적으로 연결되어 있는 다수개의 솔더볼들을 구비하여서 구성되는 것을 특징으로 하는 적층형 마이크로 비지에이 패키지가 제공된다.
이하, 상기와 같이 구성되어 있는 본 발명 적층형 마이크로 비지에이 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명 적층형 마이크로 비지에이 패키지의 구조를 보인 사시도로서, 도시된 바와 같이, 본 고안 적층형 마이크로 비지에이 패키지는 다수개의 칩(11)들이 절연성 접착제(12)에 의하여 서로 절연된 상태로 부착되어 수직방향으로 설치되어 있고, 그 칩(11)들의 측면에 형성된 칩패드(11a)들에는 수직방향으로 각각 리드(13)들이 설치되어 있으며, 그 리드(13)의 하단부가 부착되도록 상기 부착된 칩(11)들의 하측에는 일정 넓이와 두께를 갖는 사각형 판체상의 서브스트레이트(14)가 설치되어 있고, 그 서브스트레이트(14)의 하면에는 외부단자가 되는 솔더볼(15)들이 다수개 부착되어 있다.
즉, 상기 서브스트레이트(14)에는 회로선(미도시)들이 내설되어 있어서 상기 리드가 부착되는 비아홀(16)과 상기 솔더볼(15)에 연결된 비아홀(17)이 내설된 회로선(미도시)에 의하여 전기적으로 연결되어 있다.
상기와 같이 구성되어 있는 본 발명 적층형 마이크로 비지에이 패키지를 제작하는 방법은 다음과 같다.
먼저, 도 4a와 같이 통상적인 반도체 칩(11)을 제조하는 방법에 의하여 일측면에 다수개의 칩패드(11a)들이 형성되는 베어칩 형태의 반도체 칩(11)을 제조한다.
그런 다음, 도 4b와 같이 베어칩 형태의 반도체 칩(11)에 형성되어 있는 칩패드(11a)에 리드(13)를 열압착 또는 솔더링 접합으로 각각 부착하는 리드본딩작업을 실시한다.
그런 다음, 도 4c와 같이, 리드(13)가 부착된 반도체 칩(11)의 일측면에 절연성 접착제(12)를 도포하고, 동일한 방법으로 제작된 다른 하나의 반도체 칩(11)을 부착하는 방법으로 5개의 칩(11)들을 적층하여 부착한다.
그런 다음, 도 4d와 같이, 하면에 다수개의 솔더볼(15)이 부착된 서브스트레이트(14)의 상면에 형성된 비아홀(16)에 적층된 칩(11)들의 일측면에 연결된 리드(13)들의 하단부가 삽입되도록 설치한 상태에서 솔더링접합으로 고정부착하여 패키지(20)를 완성한다.
도 5는 상기와 같이 제작된 적층형 마이크로 비지에이 패키지(20)가 설치된 상태의 메모리 모듈(21)을 보인 것으로, 도시된 바와 같이, 피시비 기판(22)의 상면에 3개의 적층형 마이크로 비지에이 패키지(20)들이 리플로우방식으로 실장되어 있고, 피시비 기판(22)의 일측면에는 상기 적층형 마이크로 비지에이 패키지(20)들의 솔더볼(15)들과 전기적으로 연결되어 있는 컨택터(23)들이 형성되어 있다.
이상에서 상세히 설명한 바와 같이, 본 발명 적층형 마이크로 비지에이 패키지는 일측에 리드들이 부착된 여러개의 베어 칩을 적층하여 구성하고, 그와 같이 적층구성된 칩들의 리드를 솔더볼이 하면에 부착된 서브스트레이트의 상면에 실장하여 적층형 마이크로 비지에이 패키지를 구성함으로서, 그와 같은 적층형 마이크로 비지에이 패키지를 이용하여 메모리 모듈의 제작시 고밀도 실장이 가능하게 되어 용량증대가 용이해지는 효과가 있다.

Claims (2)

  1. 절연층이 개재되어 직립으로 부착되어 있는 다수개의 칩들과, 그 칩들의 일측면에 형성된 칩패드들에 각각 연결되어 있는 리드들과, 그 리드들의 하단부가 고정부착되며 리드들을 전기적으로 연결하는 회로선들이 내설되어 있는 서브스트레이트와, 그 서브스트레이트의 하면에 고정부착되며 상기 회로선을 통하여 리드들과 전기적으로 연결되어 있는 다수개의 솔더볼들을 구비하여서 구성되는 것을 특징으로 하는 적층형 마이크로 비지에이 패키지.
  2. 제 1항에 있어서, 상기 절연층은 절연성 접착제인 것을 특징으로 하는 적층형 마이크로 비지에이 패키지.
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KR100733745B1 (ko) * 2004-06-07 2007-06-29 엔이씨 일렉트로닉스 가부시키가이샤 계층형 모듈
KR100587024B1 (ko) * 1998-12-24 2007-12-12 주식회사 하이닉스반도체 3차원 적층형 마이크로 비지에이 패키지

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