KR20010078712A - 칩 스택 및 그 제조 방법 - Google Patents

칩 스택 및 그 제조 방법 Download PDF

Info

Publication number
KR20010078712A
KR20010078712A KR1020007012384A KR20007012384A KR20010078712A KR 20010078712 A KR20010078712 A KR 20010078712A KR 1020007012384 A KR1020007012384 A KR 1020007012384A KR 20007012384 A KR20007012384 A KR 20007012384A KR 20010078712 A KR20010078712 A KR 20010078712A
Authority
KR
South Korea
Prior art keywords
chip
layer
opening
conductive pattern
carrier
Prior art date
Application number
KR1020007012384A
Other languages
English (en)
Inventor
할란 루벤 이스악
Original Assignee
추후보정
덴스-팩 마이크로시스템즈 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 추후보정, 덴스-팩 마이크로시스템즈 인코포레이티드 filed Critical 추후보정
Publication of KR20010078712A publication Critical patent/KR20010078712A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/1627—Disposition stacked type assemblies, e.g. stacked multi-cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

본 발명은 캡톤 또는 다른 플라스틱 물질의 다층으로 이루어지고, 통상적인 가요선 회로 기술을 이용하여 형성될 수 있으며, 중앙 개구, 캐리어 양측면 사이의 개구의 두께를 통해서 연장되는 다수의 스태킹 개구 및 중앙 개구 및 스태킹 개구 사이에 연장되는 칩 캐리어의 도전성 패턴을 가지는 스택 가능한 칩 캐리어에 관한 것이다. 칩은 중앙 개구 내에 장착되고, 예를 들어 도전성 패턴에 직접 칩 상의 접촉부의 볼 그리드 어래이 또는 다른 장치를 도선 결합 또는 접합함으로써 도전성 패턴과 결합되며, 단일층 집적 회로 엘리먼트를 형성하기 위하여, 통상적인 기판 장착 칩 인캡슐레이션 기술을 이용하여 포팅 혼합물로 인슐레이팅된다. 도전성 패턴을 전기적으로 접촉시키고 스택 가능한 IC 칩 패키지를 형성하기 위하여, 금속볼과 같은 도전성 엘리먼트는 스태킹 개구 내에 삽입되고, 납땜제 또는 도전성 에폭시를 이용하여 개구 내에 장착된다. 칩 패키지의 스택은 각각의 패키지 표면에서 돌출된 금속볼이 인접한 칩 패키지의 스태킹 개구 내에 삽입되도록 패키지 스택을 위치시킴으로써 어셈블링되는데, 이 금속볼은 납땜제 또는 도전성 에폭시에 의해 기계적으로 고정된다. 최하부의 칩 패키지의 스태킹 개구 내에 장착된 볼은 칩 패키지의 하부면으로부터 돌출되어, 형성된 칩 스택은 볼 그리드 어래이 제조를 형성한다.

Description

칩 스택 및 그 제조 방법 {CHIP STACK AND METHOD OF MAKING SAME}
회로 기판 상의 메모리 용량을 증가시키기 위해 다양하고 일반적인 방법들이 사용된다. 바람직하게는, 대용량 메모리 IC 칩이 사용될 수 있다. 더 많은 IC 칩을 수용하기 위해서는 회로 기판의 크기를 증대시킬 수 있다. 메모리 디바이스는 팬케익 형태로 스택될 수 있다(종종 3D 패키징 또는 Z-스태킹으로 불린다). Z-스태킹 방법을 통해서 단일 패키지 디바이스의 "푸트프린트(footprint)" 상에 장착될 수 있는 단일 컴포넌트에 2개에서 많게는 8개의 칩들이 상호접속된다. 이 방법은 공간적으로 가장 효과적이다. TSOP(박막 소형 아웃라인 패키지) 또는 LCC(무리드선 칩 캐리어) 형태의 패키지 칩은 스태킹을 위해 사용되어 왔기 때문에 사용하기 가장 쉬울 것이다. 빈(bare) 칩 또는 다이도 사용되어 왔지만, 칩 또는 다이의 스택을 형성하기 위한 프로세스는 복잡하여 자동화에 적합하지 않은 경향이 있다.
메모리 칩과 같은 IC 칩의 스택을 형성할 때, 칩은 스택으로 형성되야 하고 동시에 원하는 방식으로 상호접속되야 한다. 일반적으로, 패키지 내에 장착되는 칩은 지지 기판 상의 접촉부와 공통이거나 평행하게 결합되는 대부분의 전기 접촉부, 및 다른 칩을 제외하고 기판에 개별적으로 결합되는 여러 개의 독특한 접촉부를 포함한다. 종래 기술은 스택으로 IC 칩을 상호접속하기 위한 다양하고 상이한 장치를 포함한다. 절연층의 개구를 통해 노출되는 각 칩 상에 도체를 접속하기 위하여, 예를 들어, 절연 베이스 상에 박막 금속을 포함할 수 있는 도체가 평면 칩의 평면에 수직으로 배치될 수 있다. 칩 패키지가 제조되어 스택 될 때, 전기 접속은 스택 측면을 따라 연장되고 칩의 전기 접촉부에 부착된 리드 프레임 또는 납땜 스트립에 의해 이루어질 수 있다.
원하는 전기적 상호접속을 칩 스택에 제공하기 위한 다른 일반적인 기술은 칩의 외측 에지에 인접한 칩 상에 배치된 본딩 패드를 가지는 칩 스택을 형성하는 것이다. 칩 스택의 어셈블링 후에, 칩 에지는 칩 상에 절연층을 스퍼터링 전에 마멸되어 평평하게 연마된다. 칩 에지 상의 본딩 패드는 본딩 패드가 절연층을 덮지 않도록 스퍼터링 프로세스 동안 마스킹된다. 그 다음에, 금속층은 본딩 패드를 접속하기 위해 원하는 위치에 금속층의 도체 트래이스를 형성하는 포토마스킹과 결합되는 스택의 에지 전체에 스퍼터링된다.
또한 IC 칩의 수직 방향의 스택 및 스택의 다양한 제조 방법이 미국 특허 4,956,694, 5,313,096 및 5,612,570을 통해서 제공되는데, 이 특허는 본건에 공동 양도되어 있다. 1997년 3월 18일에 특허 허여된 "칩 스택 및 그 제조 방법(CHIP STACK AND METHOD OF MAKING SAME)"이라는 제목의 미국 특허 5,612,570은 칩 스택 및 그 제조 방법에 대해 기술하고 있는데, 칩 패키지는 우선 패키징된 칩의 두께와 비슷한 두께를 가지는 박막 평면 프레임의 중심 개구 내에 플라스틱 패키징 칩 또는 박막 소형 아웃라인 패키지 칩(TSOP)을 장착함으로써 제조된다. 패키지 반대측 단부의 도선은 주변 프레임의 상부면의 도전성 패드에 접착된다. 각 프레임은 또한 프레임의 외측 에지에 인접한 프레임의 상부 및 하부면 상에 다른 도전성 패드를 가지는데, 이 프레임의 외측 에지는 도전성 트래이스 및 비아에 의해 패키징된 칩의 도선을 수용하는 도전성 패드에 결합된다. 그 다음에 프레임의 외측 에지에 인접한 도전성 패드와 함께 접합되도록, 칩 스택은 다수의 칩 패키지와 함께 스태킹되고 스택의 외측 에지를 용해된 접합물에 담궈서 형성된다. 여러 칩의 원하는 전기적 상호접속을 달성하기 위하여, 프레임의 외측 에지에 인접한 도전성 패드는 계단식 장치에 상호접속될 수 있고, 각 프레임의 양측 상의 패드는 비아를 이용하여 오프셋 방식으로 결합될 수 있다.
1997년 9월 22일 출원된 "칩 스택 및 그 제조 방법(CHIP STACK AND METHOD OF MAKING SAME)"이라는 공동 계류 번호 08/935,216에서 추가의 예가 제공된다. 공동 양도된 본건은 박막 평면 베이스의 리본형 구조, 다수의 단자를 가지는 각 베이스, 및 베이스 상의 상호접속 도전성 패턴을 어셈블링함으로써 볼 그리드 어래이 칩 패키지의 스택 형성에 대해 개시하고 있고, 베이스는 그 사이에 연장된 가요선(flex) 회로에 의해 상호접속된다. 상이한 칩 패키지는 베이스 단자에 볼 그리드 어래이로 볼을 접합시킴으로써 각 베이스 상에 장착된다. 베이스 방향이 교차되어, 교차된 칩 패키지는 베이스의 상부 및 하부에 결합된다. 이 때, 이 장치는 접혀져서 이 장치 상에 포개지고, 칩 패키지는 접착제를 이용하여 인접한 베이스에 결합된다. 이 칩 스택은 기판에서 최저부 베이스의 하부인 스택 하부면에볼 그리드 어래이로 볼을 접합함으로써 기판상에 장착된다. 스택 양측의 칩 스택을 통해서 교차하는 방식으로 경로가 연장될 때 기판상의 도전성 패턴 및 상호접속 가요성 회로는 다양한 칩 패키지의 선택된 단자와 접촉하는 도전성 패드를 형성한다.
1997년 11월 17일 출원된 "칩 스택의 제조 방법(METHOD OF MAKING CHIP STACK)"이라는 공동 계류 번호 08/971,499에서 추가의 예가 제공된다. 공동 양도된 본건은 칩 스택의 개구 및 칩 스택 상의 양측에 도전성 패드를 가지는 다수의 패널 형성으로 시작되는 칩 스택의 제조 방법에 대해 기술하고 있다. 접착제는 패널의 양측 도선이 개구의 양측으로서 도전성 패드 상에 배치되도록 각 패널의 각 개구 내에 플라스틱 패키징된 IC 칩을 장착하기 전에 도전성 패드에 증착된다. 그 다음에 다수의 패널이 여러 패널을 정렬하고 압축된 방식으로 함께 수용하는 툴링 지그(tooling jig)를 사용함으로써, 스택에 어셈블링된다. 어셈블링된 패널 스택은 납땜 페이스트가 패키징된 칩 도선을 도전성 패드에 접합시키고 인접한 패널의 도전성 패드를 함께 결합시키도록 가열되어, 다수의 칩 패키지 스택으로 구성된 패널 스택을 형성한다. 접합 플럭스(flux) 잔류물을 제거하기 위하여 패널 스택의 세정 과정이 수반되고, 개별 칩 패키지 스택은 스택을 절단하고 분리함으로써 패널 스택에서 분리된다. 최상위 패널 및 최상위 패널 하부의 나머지 패널의 슬롯을 가로지르는 여러 라인들은 패널 스택을 통해서 세로방향으로 절단될 때 칩 패키지 스택의 스트립을 형성하는 결과를 가져온다. 그 다음에 이러한 스트립 내의 최상위 패널의 나머지 부분은 개별 칩 패키지 스택을 스트립과 분리하기 위하여 패널의 여러 라인들을 따라 스내핑된다.
전술한 특허 및 특허 출원에 기술된 여러 장치 및 방법에서 바람직하고 많은 애플리케이션에 적합한 칩 스택 및 방법을 제공하는 것이 발견되었다. 그럼에도 불구하고, 다른 대체 장치 및 방법을 마련하는 것이 바람직할 것이다. 특히, 칩 스택 및 이용 가능한 물질 및 공지된 프로세스 기술을 이용한 스택을 구현하는 방법을 제공하는 것이 바람직할 것이다. 이러한 스택 어셈블리는 이 어셈블리를 자동화 제조 방법에 제공하여야 하며, 따라서 다른 스태킹 방법과 경쟁하게 될 것이다.
본 발명은 스택 배열된 다수의 집적 회로 칩 패키지가 원하는 방식으로 접속되는 칩 스택 및 그 제조 방법에 관한 것이다.
도 1은 본 발명에 따른 칩 스택의 투시도이다.
도 2는 금속볼이 스택 내의 칩 패키지의 하부 패키지의 하부면에서 돌출되는 방식을 설명하기 위하여 다른 각도로 도시한 도 1의 칩 스택의 투시도이다.
도 3은 도 1의 칩 스택의 절취도이다.
도 4는 도 1의 라인 4-4를 따라 절단된 도 1의 칩 스택의 부분 단면도이다.
도 5는 도 1의 스택의 칩 패키지에서 사용된 스택 가능한 칩 캐리어의 분해투시도이다.
도 6a-6b는 칩 패키지의 스태킹 개구에서 가능한 다른 전기적 상호접속 장치를 도시한 도 1의 스택의 칩 패키지의 부분 단면도이다.
도 7a-7c는 도 1의 스택의 칩 패키지에서 칩 캐리어 내에 장착된 칩의 상이한 장치를 도시한 절취 투시도이다.
도 8a 및 8b는 도 1의 칩 스택의 IC 칩 패키지를 형성하기 위하여 칩 내에 빈 칩을 장착하기 위한 2개의 상이한 장치의 절취 투시도이다.
도 9a는 절취 투시도이다.
도 9b는 도 1의 칩 스택에서 칩 패키지를 형성하기 위하여 칩 캐리어에서 표면 볼 접촉부를 가지는 칩을 장착하기 위한 2개의 상이한 장치를 도시한 부분 분해 절취 투시도이다.
도 10a 및 10b는 각각 도 9a 및 9b의 장치의 단면도이다.
도 11은 하부 패키지가 트랜스포우저(transposer) 기판으로 구성된 2단 스택의 단면도이다.
도 12a는 퍼즈(fuzz) 버튼 또는 도선 매스(mass)로 구성된 도전성 엘리먼트가 스태킹 개구에 장착되는 칩 캐리어의 분해 투시도이다.
도 12b는 도 12a에서 도시된 칩 캐리어를 이용하여 2단 스택 칩 패키지의 단면도이다.
도 13은 칩 양측에 있는 접촉부가 칩 캐리어의 양측에 위치한 스태킹 개구로 연장되는 도전성 패턴의 인접한 도전성 패드에 결합된 도선인 긴 칩에 대한 평면도이다.
도 14a 및 14b는 긴 칩의 양측의 접촉부가 접속부를 칩 캐리어의 양측 에지를 따라 배열된 스태킹 개구에 경로 재설정하는 도전성 패턴에 결합된 도선인 칩 패키지의 일부분에 대한 평면도 및 측면도이다.
도 15는 상업적으로 이용 가능한 볼 그리드 어래이 칩의 측면도이다.
도 16a 및 16b는 도 15의 칩의 볼 접촉부가 칩 캐리어 주변에 위치한 스태킹 개구에 접속부를 경로 재설정하는 도전성 패턴에 접합되는 장치의 평면도 및 측면도이다.
도 17은 본 발명에 따라 스택 가능한 칩 패키지를 구현하는 방법에 대한 연속 단계를 나타내는 블록도이다.
도 18은 도 17의 방법에 의해 구현된 다수의 칩 패키지를 칩 스택에 어셈블링하는 방법에 대한 연속 단계를 나타내는 블록도이다.
본 발명에 따르면, 전술한 목적 및 특징은 칩 스택과 이용 가능한 물질 및 공지된 프로세스 기술을 사용하고 자동화된 제조 방법이 사용될 수 있는 칩 스택의 제조 방법에 의해 달성될 수 있다. 칩 캐리어를 형성하기 위하여 통상적인 가요선 회로 기술을 이용하여 다수의 상이한 층을 어셈블링하는 박막의 스택 가능한 칩 캐리어는 캡톤(Kapton)과 같은 플라스틱 물질로 형성된다. 칩은 캐리어의 중앙 개구 내에 장착되고, 통상적인 기판 장착 칩 인캡슐레이션 기술을 이용하여 포팅(potting) 혼합물로 인슐레이팅(ensulating)되기 전에 캐리어 내의 도전성 패턴과 전기적으로 결합된다. 칩 캐리어는 양측면 사이의 스태킹 개구의 두께를 통과하여 연장되고 칩 패키지 내에 도전성 패턴의 일부분을 수용하는 다수의 스태킹 개구 또는 포켓을 가진다. 개구 내의 도전성 패턴의 일부를 전기적으로 접촉시키기 위하여, 개구 내에 볼 또는 다른 도전성 엘리먼트를 장착함으로써 전기적 상호접속이 이루어진다. 이 볼은 칩 캐리어의 표면으로부터 돌출되어, 스택을 형성할 때 인접한 칩 캐리어 개구 내에 용이하게 삽입된다. 따라서, 스택은 볼 그리드 어래이 기술을 이용하여 형성되고, 이 스택은 최하부 칩 캐리어의 하부면으로부터 돌출된 볼을 가져, 볼 그리드 어래이 컴포넌트를 형성한다.
본 발명에 따른 바람직한 실시예에서, 스택 가능한 칩 캐리어는 적어도 하나의 칩 캐리어 표면 상에 도전성 패턴을 가지는 베이스층, 베이스층 상에 장착되며 층 내에 중앙 개구를 가지는 상부층 및 상부층과 반대측으로 베이스층에 장착되고 층 내에 중앙 개구를 가지는 중앙층을 포함한다. 다수의 스태킹 개구 또는 포켓은 베이스층, 상부층 및 중앙층에 의해 형성된 칩 캐리어의 전체 두께를 통과하여 연장된다. 상부층과 중앙층, 그리고 도전성 패턴을 제외한 일부 베이스층은 바람직하게는 캡톤 또는 다른 플라스틱 물질로 이루어지고, 통상적인 가요선 회로 기술을 이용하여 왜곡이나 원하지 않는 다른 효과 없이 칩 캐리어를 초박막으로 만들 수 있다. 일부 애플리케이션에 있어서, 하부층은 베이스 층 반대측으로 중앙층에 장착되고 다수의 스태킹 개구가 정렬된 개구를 가진다. 도전성 패턴은 원하는 도전성 패턴을 형성하도록 에칭된 베이스층의 양측 상에 구리 클래딩층에 의해 제공될 수 있다.
칩 캐리어의 스태킹 개구 내에 금속볼이 장착되어, 스태킹 개구 내에 도전성 패턴을 적절하게 형성함으로써 도전성 패턴과 볼의 원하는 전기적 상호접속이 이루어진다. 따라서, 구리 클래딩 층 사이를 통해서 도금된 스태킹 개구 내의 개구가 베이스층에 제공될 수 있다. 다른 대안으로서는, 베이스층 양측 상에 구리 클래딩층을 가지도록, 클래딩 층을 통하는 스태킹 개구 내의 개구가 없는 베이스층도 가능하다. 또한 베이스층은 스태킹 개구에 인접한 개구를 가질 수 있으며, 이 개구는 구리 클래딩 층 사이를 통해서 도금된다. 또한, 베이스층은 스태킹 개구 내에 구리 클래딩 층의 개구를 가질 수 있지만, 하나의 구리 클래딩 층만이 베이스층의 개구를 통해서 연장된다. 또한, 접속 장치에서, 하나의 구리 클래딩층의 일부는 인접한 스태킹 개구 쌍 사이로 연장되고, 베이스층 및 중앙층은 하나의 구리 클래딩층의 일부와 인접한 스태킹 개구 쌍을 통과하는 개구가 제공되어, 베이스층 및 중앙층의 개구를 통해서 툴이 삽입되어 바람직하게는 하나의 구리 클래딩층의 일부를 절단할 수 있다.
칩 캐리어 내에 칩을 장착함으로써 단일층 집적 회로 엘리먼트에 스택 가능한 칩 캐리어가 형성된다. 칩은 캐리어 중앙 개구 내에 장착되고 캐리어 내의 도전성 패턴에 전기적으로 접속된다. 칩 외측에 접촉부를 가지는 빈 칩의 경우에, 이 접촉부는 도전성 패턴의 일부를 형성하는 인접한 도전성 패드와 도선 결합된다. 칩은 예를 들어, 칩 스캐일 패키지(CSP) 또는 볼 그리드 어래이(BGA)의 경우에 칩 표면으로부터 돌출된 볼을 가지고, 이 볼은 중앙 개구 내에 칩을 장착하고 도전성 패턴에 칩을 전기적으로 결합시키는 도전성 패턴의 일부에 접합된다. 칩의 설치 및 전기적 상호접속을 수반하고, 칩을 둘러싸고 인슐레이팅하기 위하여 포팅 혼합물과 같은 적절한 인캘슐런트가 중앙 개구에 삽입된다.
칩 캐리어에 장착된 칩이 양측 단부에 집중된 접촉부를 가지는 경우에, 캐리어 내의 도전성 패턴은 칩 캐리어의 중앙 개구의 양단부에 도전성 패드를 배치하도록 설계될 수 있다. 중앙 개구 내에 칩을 장착한 후에, 도전성 패드는 칩의 양단부의 접촉부에 도선 결합된다. 스태킹 개구는 도전성 패드에 인접한 칩 캐리어의 양단부에 위치할 수 있다. 칩이 양단부에 집중된 접촉부를 가지는 추가 장치의 경우에, 칩 캐리어는 칩 양단부의 접촉부에 인접한 칩 캐리어 양단부의 개구 및 층 양단부의 개구에 인접한 패드를 가지는 도전성 패턴을 포함하는 칩에 인접한 층으로 형성될 수 있다. 패드는 칩 양단부의 접촉부와 도선 결합된다. 스태킹 개구는 층 양단부의 개구 사이의 칩 캐리어 양측을 따라 간격질 수 있고 스태킹 개구로 연장되는 층 상에 도전성 패턴을 가질 수 있다.
다수의 단일층 집적 회로 엘리먼트를 이용하여 IC 칩 스택이 형성될 수 있다. 금속볼 또는 다른 도전성 엘리먼트는 칩 캐리어 표면으로부터 돌출되도록 스태킹 개구 또는 포켓 내에 장착된다. 도전성 에폭시 또는 납땜제를 이용하여 볼이 스태킹 개구 내에 장착될 수 있고, 볼은 칩 캐리어의 도전성 패턴을 가지는 전기 접촉부를 형성하게 된다. 칩 캐리어 표면으로부터 볼이 돌출되어 인접한 칩 캐리어의 스태킹 개구내에 볼을 삽입하기가 용이하며, 또한 볼은 도전성 에폭시 또는 납땜제를 사용하여 고정되며 전기적으로 상호접속된다. 이러한 방식으로 인접한 칩 캐리어 사이에 볼을 장착하면 칩 스택을 기계적으로 함께 고정시키게 된다. 동시에, 볼은 칩 캐리어 내에 도전성 패턴과 전기적으로 결합되어 스택을 통해서 연장되는 도전성 열(column)을 형성한다. 원하는 도전성 패턴 장치는 전술한 방식으로 스태킹 개구 내의 도전성 패턴을 형성함으로써 달성될 수 있다.
본 발명의 상세한 설명은 첨부된 도면을 참조로 이루어질 것이다.
도 1 및 2는 본 발명에 따른 IC 칩 스택(10)을 도시하고 있다. 칩 스택(10)은 2개의 다른 칩 패키지(12 및 14)로 이루어진 2단 스택이다. 그러나, 칩 스택(10)이 거의 모든 칩 패키지로 이루어질 수 있으며, 4, 6, 심지어는 8개의 패키지로도 이루어질 수 있다는 것이 당업자에게 이해되야 할 것이다.
아래에 상세히 설명되는 바와 같이, 각각의 칩 패키지(12 및 14)는 주로 비교적 얇고, 일반적으로 평면이며, 캡톤 및/또는 다른 적절한 플라스틱 물질과 같은 플라스틱 조합물로 이루어진 칩 캐리어(16)로 구성되어 있다. 각각의 칩 캐리어(16)는 그 내부에 IC 칩(도 1, 2에서 도시되지 않음)을 장착하고, 이 칩은 칩 캐리어(16) 내의 도전성 패턴을 가지는 전기 접촉부이다. 칩 캐리어(16) 내에 칩을 장착한 후에, 칩을 인슐레이팅하고 칩 캐리어(16) 외부로부터 칩을 밀봉하기 위하여 포팅 혼합물이 칩 캐리어(16) 내의 중앙 개구(20)에 배치된다. 칩이 전기적으로 결합되는 칩 캐리어(16) 내의 도전성 패턴은 일반적인 평면 칩 캐리어(16)의 양측 그리고 칩 캐리어의 상부 및 하부에 스택된 한 쌍의 칩 캐리어 상에서 정렬된 상호접속 포켓을 형성하는 각각 다수의 원통형 개구(22)로 연장된다. 개구(22)로 연장되는 도전성 패턴의 부분을 접촉시키기 위하여 금속구 또는 볼(24)과 같은 도전성 엘리먼트가 개구(22)에 장착된다. 도전성 에폭시 또는 납땜제를 이용하여 개구(22)에 장착된 볼(24)은 칩 캐리어(16)의 표면에서 돌출된다. 칩 패키지면에서 돌출된 볼(24)은 인접한 칩 패키지의 개구(22) 내에 위치하는데, 이 개구에 볼이 장착되어 이러한 칩 패키지의 도전성 패턴과 전기 접촉된다. 볼(24)은 칩 스택(10) 내에 칩 패키지의 원하는 전기적 상호접속을 제공한다. 이 볼은 또한정렬 및 인접한 칩 패키지의 기계적 상호접속을 용이하게 하여, 인접한 칩 패키지 쌍의 개구(22) 내에 장착될 때, 칩 스택(10) 내에 칩 패키지를 함께 고정시킨다. 칩 스택(10) 내에 여러 볼(24)들은 칩 스택(10) 내에 도전성 열을 형성한다. 각각의 칩 패키지(12 및 14) 내에, 도전성 패턴의 볼(24)의 접속이 바뀌어 칩 패키지(12 및 14) 내에 볼(24) 및 칩 사이의 원하는 패턴의 상호접속을 제공할 수 있다.
도 3 및 4는 칩 스택(10)의 칩 패키지(12 및 14)의 내부 상세도이다. 다른 IC 칩(26)은 각각의 칩 패키지(12 및 14)의 칩 캐리어(16)의 중앙 개구(20) 내에 장착되고, 포팅 혼합물(18)에 의해 칩 캐리어 내에 밀봉된다. 본 발명의 실시예에서, 각각의 칩(26)은 칩의 상부면에 다수의 접촉부(28)를 가지는 빈 칩이다. 각각의 칩 캐리어(16)는 그 위에 도전성 패턴(32)을 가진 베이스층(30)을 포함한다. 아래에서 상세히 기술하는 바와 같이, 도전성 패턴(32)은 베이스층(30)의 양측, 특히 개구(22) 내부로 연장될 수 있다. 도전성 패턴(32)은 칩(26)에 인접한 다수의 본딩 패드(34)를 포함한다. 본딩 패드(34)는 도선 결합에 의해 칩(26)의 접촉부(28)에 전기적으로 결합된다. 금 도선을 이용한 웨지 결합이 바람직하며, 이것은 소형이다. 이 방식으로, 칩(26)은 칩 캐리어(16)의 도전성 패턴(32)과 전기적으로 상호접속된다. 그리고, 도전성 패턴(32)은 개구(22) 내의 볼(24)과 원하는 방식으로 전기적으로 상호접속된다.
도 3 및 4에서 도시된 바와 같이, 칩 패키지(12 및 14) 모두의 개구(22)에 연장되도록 다수의 볼(24)은 칩 패키지(12 및 14) 사이의 인터페이스에 존재한다.볼(24)은 도전성 에폭시 또는 납땜제를 이용하여 개구(22) 내에 장착된다. 도전성 에폭시 또는 납땜제는 볼(24)을 개구(22) 내에 기계적으로 고정시켜, 칩 스택(10) 내에 칩 패키지(12 및 14)를 함께 결합시킨다. 또한, 볼(24)은 개구(22) 내의 도전성 패턴(32)의 일부분과 전기적으로 적절하게 접촉된다. 도 3 및 4는 볼(24)이 개구(22) 내의 도전성 패턴(32)에 전기적으로 결합될 수 있는 방식의 2가지 다른 예를 도시하고 있다.
도 3 및 도 4 각각의 좌측 부분에 도시된 바와 같이, 각각의 칩 패키지(12 및 14)의 칩 캐리어의 베이스층(30)은 개구(22)를 통해서 연장되고 베이스층 내에는 개구가 없다. 도전성 패턴(32)은 개구(22) 내의 베이스층(30)의 양측 표면 모두에 존재한다. 따라서, 베이스층(30) 하부의 볼(24)은 베이스층(30) 하부의 도전층과 전기적 접촉을 이룬다. 반대로, 베이스층(30) 상부의 볼(24)은 베이스층(30) 상부의 도전성 패턴(32) 층과 전기적 접촉을 이룬다. 도전성 패턴(32)의 여러 도전층은 볼(24) 및 칩(26) 사이에 원하는 상호접속을 제공하기 위하여 경로 설정될 수 있다.
도 3 및 4의 우측은 개구(22) 내의 도전성 패턴(32) 구성의 다른 예를 도시하고 있다. 이 실시예에서, 칩 패키지(12 및 14) 내의 칩 캐리어(16)의 각각의 베이스층(30)은 개구(22) 내부를 통과하는 개구(36)를 가진다. 베이스층(30)의 개구(36) 내에서, 도전성 패턴(32)은 베이스층의 상부 및 하부 도전층 사이에 도금된다. 이러한 구성은 베이스층(30)의 상부 및 하부측의 볼(24) 및 베이스층의 도전성 패턴(32) 사이의 공통의 전기적 상호접속을 제공한다. 개구(22) 내의 상호접속의 가능성의 여러 변화가 아래의 도 6a-6b과 관련하여 기술되어 있다.
도 5는 칩 캐리어(16)로 이루어진 여러층의 분해 투시도이다. 칩 캐리어(16)는 베이스층(30), 상부층(38), 중앙층(40) 및 하부층(42)을 포함한다. 베이스층(30)은 베이스층 내에 중앙 개구(44)에 인접한 본딩 패드(34)를 가지는 도전성 패드(32)를 포함한다. 본 발명의 실시예에서, 베이스층(30)은 3 mil 두께의 캡톤 시트 또는 다른 적합한 플라스틱 물질로 이루어지는데, 베이스층의 각각의 양측면은 접착층에 상이한 1 mil 두께의 구리 클래딩층을 결합하는 1 mil 두께의 접착층을 가진다. 구리 클래딩의 원치 않는 부분을 제거하기 위하여 에칭 공정이 사용되며, 그 결과로 원하는 도전성 패턴(32)이 남게된다. 도 5에서 도시된 도전성 패턴(32)은 도 3 및 4에서 도시된 도전성 패턴(32)과 동일하다. 따라서, 베이스층(30)의 좌측에 위치한 본딩 패드(34)는 칩 캐리어(16)의 좌측의 개구(22)로 연장된 도전성 트래이스 부분을 형성한다. 개구(22)에서, 베이스층(30) 상부면 상의 도전성 트래이스는 개구(22) 영역에서 베이스층(30)의 상부면의 일부분을 커버한다. 도 5에서는 도시되지 않았지만, 베이스층(30)의 반대측 하부면의 대응 부분은 구리 물질층으로 커버된다. 베이스층(30)의 우측상에서, 본딩 패드(34)는 베이스층(30)의 개구(36)로 연장되는 도전성 트래이스의 일부분을 형성한다. 도전성 구리층은 개구(36)의 주위로 연장되고 개구를 통해서 개구(36) 하부측으로 연장된다.
상부층(38)은 5 mil 두께의 캡톤 시트 또는 다른 적합한 플라스틱 물질로 구성되고 층의 중앙 개구(46)를 가진다. 상부층(38)이 베이스층(30) 상에 장착될 때상부층(38)의 중앙 개구(46)는 도전성 패턴(32)의 본딩 패드(34)가 노출될 수 있도록 베이스층(30)의 중앙 개구(44)보다 크다. 상부층(38)은 어셈블링된 칩 캐리어(16)의 개구(22) 부분과 일치되게 형성된 상부층의 양측에 개구(48)를 가진다.
중앙층(40)은 10 mil 두께의 캡톤 시트 또는 다른 적합한 플라스틱 물질로 이루어지고 베이스층(30)의 중앙 부분(44)과 거의 일치하는 중앙층의 중앙 개구(50)을 가진다. 중앙층(40)은 또한 어셈블링된 칩 캐리어(16)의 개구(22)와 동일하게 정렬되어 형성된 개구(52)를 포함한다. 중앙층(40)은 상부층(38)과 반대측으로 베이스층(30)에 장착된다. 하부층(42)은 베이스층(30)과 반대측으로 중앙층(40)에 장착된다.
하부층(42)은 2 mil 두께의 캡톤 시트 또는 다른 적합한 플라스틱 물질로 이루어지고 하부층 양측에 개구(54)를 가진다. 개구(54)는 정렬되어 어셈블링된 칩 캐리어(16)의 개구(22) 부분을 형성한다. 베이스층(30), 상부층(38) 및 중앙층(40) 내의 각각의 중앙 개구(44, 46 및 50)가 결합되어 칩 캐리어(16)의 중앙 개구(20)를 형성한다.
칩 캐리어(16)의 다중층 구조는 현재 공지된 가요선 회로 기술을 이용하여 쉽게 제조될 수 있다. 또한, 이러한 기술은 제조시 캡톤 또는 다른 플라스틱 물질 및 칩 캐리어(16)의 어셈블리를 이용할 수 있다. 칩 캐리어가 구현될 때 사용되고, 물질이 박막층에서 형성될 때 덮여쌓여지는 경향이 있는 통상적인 세라믹 물질을 제외하고, 본 발명에 따른 칩 캐리어(16)의 캡톤 또는 다른 플라스틱 물질은 칩캐리어(16) 내에 매우 얇은 층을 형성하는데 사용될 수 있다. 따라서, 어셈블링된 칩 캐리어(16)는 상대적으로 얇으며, 칩 캐리어에 장착된 칩(26)의 전체 폭보다 훨씬 크지는 않다. 이것은 상당히 얇은 칩 패키지 제조 및 상당히 얇은 칩 스택의 어셈블리에 제공되고, 경우에 따라서는 비교적 다수의 칩 패키지가 스택에 포함된다.
도 6a-6e에서는 개구(22) 내에 사용될 수 있는 몇몇의 다른 상호접속에 대해 도시되어 있다. 2개의 상호접속은 도 3 및 4에서 도시된 칩 스택(10)의 좌우측과의 접속에서 도시되고 기술된다.
도 6a에서 도시된 제 1 타입의 상호접속은 도 3 및 4의 칩 스택(10)의 우측에서 도시된 상호접속과 일치한다. 이 접속은 도전성 패턴(32)의 상부 및 하부 구리층이 베이스층(30)의 개구(36)를 통해서 도금됨으로써 전기적으로 결합되는 접속부를 통과하는 수직 접속이다. 이런 타입의 상호접속부는 볼(24)과 결합하여 칩 스택(10) 내의 도전성 열을 통과하는 수직 접속을 제공한다. 이러한 상호접속은 여러 칩(26)의 접속 파워, 접지, 어드레스 라인 또는 유사한 공통 단자에 유용하다.
도 6b에서는 도 3 및 4의 칩 스택(10) 좌측의 상호접속과 유사한 다른 타입의 상호접속에 대해 도시되어 있다. 이 경우에, 베이스층(30)은 칩 캐리어(16)의 개구(22)를 통해 연장되고 베이스층에서 개구가 없다. 개구(22) 위의 도전성 패턴(32)은 구리 클래딩의 상부 및 하부층을 포함하고, 하부층은 도 6b에서 도시된 볼(24)와 접촉한다. 이런 타입의 상호접속은 접속부를 지나는 일직선이 요구될 때사용된다. 이것은 특히 칩 단자의 "계층 단계" 접속 및 아래의 도 11에 관련하여 기술된 트랜스포우저 보드의 경우에 유용하다.
제 3 타입의 상호접속은 도 6c에 도시되어 있다. 이 경우에, 베이스층(30)은 개구(22)를 통해 연장되고 개구(22) 내의 베이스층에는 개구가 없다. 대신에, 베이스층(30)은 개구(22)와 떨어지지 않고 인접한 위치에 베이스층의 개구(56)를 가진다. 개구(56)에서, 전기적으로 상호접속하기 위하여, 도전성 패턴(32)의 반대측 구리층은 이 구리층을 통해서 도금된다. 이런 타입의 상호접속은 도전성 패턴(32)의 상부 및 하부 구리층의 선택된 부분을 접속할 때 유용하다.
제 4 타입의 상호접속은 도 6d에서 도시되어 있다. 이 경우에, 베이스층(30)은 칩 캐리어(16)의 개구(22)와 동일한 개구(58)를 가진다. 도전성 패턴(32)은 베이스층(30)의 개구(58) 사이로 연장되는 상부 구리층으로만 구성된다. 볼(24)은 도전성 패턴(32)의 단일 상부 구리층과의 접촉부 상부 및 접촉부 내부에 이른다. 이런 타입의 상호접속은 경제적인 방법을 제공하고, "계층 단계" 타입의 상호접속이 요구되지 않는데에 유용하다.
도 6e에서는 칩 스택(10) 내의 특정 위치에 대해 칩 패키지를 프로그램하는 회로를 개방하는데 유용한 제 5 타입의 상호접속에 대해 도시되어 있다. 이런 타입의 방법은 "계층 단계" 상호접속을 방지한다. 도 6e의 장치에서, 베이스층(30)은 도시된 개구(22) 양측을 통해서 연장된다. 베이스층(30)의 유일한 개구는 개구(22) 중 하나와 떨어지지 않고 인접한 개구(60)이다. 베이스층(30) 상의 상부 및 하부 구리층을 상호접속시키기 위하여 개구(60)이 개구를 통해서 도금된다. 하부 구리층은 개구 내에 삽입된 각각의 볼(24)과 접촉하는 양측 개구를 통해서 연장된다. 하부 구리층의 부분(62)은 베이스층(30) 및 베이스층(30) 하부의 중앙층(40) 내에 형성된 개구(64)를 통해서 연장된다. 칩 패키지(10)의 일부로서 설치 준비로 칩 패키지를 구성하는 동안, 도전성 패턴(32)의 일부(62)를 절취하는 것이 필요할 수 있다. 이 공정은 부분(62)을 통해서 개구(64)에 툴(66)을 삽입함으로써 이루어진다. 도 6a-6e에서 도시된 상호접속 타입이 간략히 설명하기 위하여 칩 캐리어(16)의 베이스층(30) 및 중앙층(40)에 관련해서만 설명된다. 실제로, 상부층(38)은 베이스층(30) 상에 존재한다. 또한, 하부층(42)은 일반적으로 중앙층(40) 하부에 존재하지만, 아래에 기술되는 바와 같이 모든 예에서 사용되지는 않는다.
도 7a-7c에서는 빈 칩 또는 다이를 패키징하는 3개의 상이한 장치에 대해 도시되어 있다. 이 접속에서, 빈 칩 또는 다이라는 용어는 그 위의 외부면 상에 접촉 장치를 가지는 보통 직사각형 칩을 의미한다. 접촉부가 칩 외부 주위에 일반적으로 균일하게 간격이 생겨, 접촉부에서 형성된 칩 스택이 40 mil 피치의 볼 그리드 간격을 수용할 수 있으면, 도 7a에서 도시된 장치가 바람직하다. 칩 (26)은 접착제를 이용하여 칩 캐리어(16)의 중앙 개구(20) 내에 장착된다. 칩(26) 상에 비교적 일정하게 간격진 접촉부(28)를 칩(26)에 인접한 중앙 개구(20) 주위에 간격진 본딩 패드(34)와 상호결합시키기 위하여, 금 도선 웨지 결합기를 이용하여 도선이 결합된다. 도선 결합 후에, 중앙 개구(20)에 의해 형성된 공동 내에 나머지 공간은 에폭시 인캡슐런트(encapsulant)로 채워져 양생된다. 그 다음에 이런 방식으로형성된 칩 패키지가 전기적으로 테스팅될 수 있다.
도 7a의 장치에서, 칩 캐리어(16)의 개구 또는 스태킹 포켓(22)은 칩 캐리어 외부 주위에 공간이 형성된다. 따라서, 칩 캐리어의 하부면에서 돌출한 볼(26)은 일반적으로 직사각형의 볼 그리드 어래이를 형성한다.
도 7b에서는 "붐비는 단부(end crowded)" 칩에 사용될 수 있는 장치에 대해 도시되어 있다. 이 장치 내의 칩(26)은 긴 형태이고 칩의 양측 단부에 접촉부를 가진다. 접촉부(28)는 칩 캐리어(16)의 양측 단부에 도전성 패턴(32)에 인접한 본딩 패드(34)에 도선 결합된다. 칩 캐리어(16)의 양측 단부는 개구 또는 스태킹 포켓(22)의 이중의 행이 제공되어 상호접속을 위해 여러 본딩 패드(32)가 제공된다. 이런 방식으로 형성된 칩 패키지는 이 단부 양측에 칩의 하부면으로부터 돌출된다. 이 장치는 칩의 코너 주위에서 측면으로 도체의 경로를 설정할 필요가 없게 만든다.
도 7b의 장치와 마찬가지로, 도 7c에서는 칩의 양측 단부에 접촉부를 가지는 긴 칩(26)으로 사용하기 위한 장치에 대해 도시되어 있다. 도 7c의 장치에서, 칩(26) 양측 단부의 접촉부(28)를 노출시키기 위하여, 베이스층(30)은 칩의 중앙 개구(44)를 가지는 대신에 칩의 양측 단부에 긴 개구(68)를 가진다. 원하는 형태를 가지는 도전성 패턴(32)은 견고한 베이스층(30)의 상부면 상에 배치되고, 칩(26)의 접촉부(28)는 칩의 개구(68)에 인접한 베이스층(30)의 양측 단부의 본딩 패드에 도선 결합된다. 도전성 패턴(32)은 칩 캐리어(16)의 양측 에지를 따라 간격진 개구 또는 스태킹 포켓(22)로 본딩 패드(34)의 결로를 설정한다.
도 8a에서는 도 7a에 도시된 칩 패키지가 형성되는 방식을 도시되어 있다. 전술한 바와 같이, 칩(26)은 예를 들어 접착제를 사용하여 칩 캐리어(16)의 중앙 개구(20) 내에 장착된다. 그 다음에 칩(26)의 접촉부(28)는 도선 결합에 의해 도전성 패턴(32)의 본딩 패드(34)와 상호결합된다. 그 다음에 중앙 개구(20)는 칩(26)을 인슐레이팅하여 이에 의해 칩 패키지를 완성하도록 포팅 혼합물로 채워진다. 그 다음에 형성된 칩 패키지가 전기적으로 테스팅될 수 있다. 칩 캐리어(16)는 베이스층(30), 상부층(38), 중앙층(40) 및 하부층(42)으로 구성되어 있다. 하부층(42)은 칩(26)이 중앙 개구(20) 내에 위치할 때 접착제로 장착되는 면을 제공한다.
도 8b에서는 도 7c가 형성되는 방식에 대해 도시되어 있다. 도 8b의 장치에서, 하부층(42)은 칩(26)이 베이스층(30) 하부에 장착되도록 중앙층(40)의 중앙 개구(50)를 통해서 삽입될 수 있도록 칩 캐리어(16)에서 생략된다. 칩(26)은 예를 들어, 납땜제를 사용하여 베이스층(30) 하부상에 장착된다. 그 다음에 칩(28) 양측의 접촉부(28)는 예를 들어, 도선 결합함으로써 베이스층(30)의 개구(68)를 통해 도전성 패턴(32)의 본딩 패드(34)에 결합된다. 그 다음에 중앙 개구(20)는 포팅 혼합물로 채워진다. 이런 방식으로, 칩 패키지가 완성되어, 전기적으로 테스팅될 수 있다. 칩 캐리어(16)의 하부층(42)이 필요없이, 바람직하게는, 베이스층(30)의 반대측의 칩(26) 하부상에 장착될 수 있다.
도 9a 및 9b에서는 칩 스캐일 패키지(CSP) 또는 볼 그리드 어래이(BGA) 칩을 사용하는 칩 패키지 형성에 사용되는 장치에 대해 도시되어 있다. 전술한 빈 칩에반대되는 CSP 칩 및 BGA 칩의 경우에 모두, 칩의 접촉부를 형성하는 칩 표면에 다수의 볼 또는 범프(bump)가 제공된다. 도 9a 및 9b의 장치에서, 칩 캐리어(16)는 2개의 다른 부분으로 제공된다. 제 1 부분은 베이스층(30) 상에 상부층(38)을 장착함으로써 형성된다. 베이스층(30)은 전술한 실시예의 방식으로 베이스층에 중앙 개구(44)가 없는 연속적인 부분이다. 칩(26)은 베이스층(30) 하부상에 장착된다. 도 9a에서 도시된 바와 같이, 칩(26)의 상부면은 칩 하부면에서 돌출되어 칩(26)의 접촉부를 형성하는 다수의 범프 또는 볼(70)을 가진다. 칩(26)은 CSP 또는 BGA 타입일 수 있다. 두 타입의 칩은 모두 칩 표면에 볼(70)을 가진다.
도 9b는 도 9a의 장치의 분해도이고, 장치의 여러 부분이 반전된다. 도 9b에서 도시된 바와 같이, 베이스층(30) 하부는 칩(26)이 베이스층(30) 상에 장착될 때, 본딩 패드가 칩(26)의 볼(70)에 의해 접촉되도록 위치한 본딩 패드(34)를 가지는 도전성 패드(32)가 제공된다. 도전성 패턴(32)은 본딩 패드(34)를 개구(22)에 결합시킨다. 칩(26)은 예를 들어, 납땜제 또는 도전성 에폭시를 도전성 패턴(32)에 사용하고, 베이스층 하부면 상의 적절한 위치에 칩(26)을 배치시키며, 그리고 납땜제를 환류시키거나 에폭시를 양생함으로써 베이스층(30) 하부 상에 장착된다. 칩 캐리어(16)의 제 2 부분을 형성하는 중앙층(40)은 베이스층(30)에 적용되기 전에 중앙층에 접착제가 사용된다. 이런 방식으로 장착된 중앙층(40)에서, 칩(26)을 둘러싸고 중앙층에 의해 한정되는 공간은 포팅 혼합물로 채워져서 칩(26)을 에워싼다. 그 다음에 선택 사항인 칩 캐리어(16) 하부층(42)이 칩 패키지 하부에 결합될 수 있다.
도 10a는 도 9a 및 도 9b의 장치에 따라 형성된 칩 패키지로 이루어진 스택 단면도이다. 각각의 칩 패키지의 경우에, 칩(26)은 베이스층(30) 하부에 장착되고, 포팅 혼합물(18)로 인슐레이팅된다. 칩(26)은 CSP 타입이며, 따라서, 비교적 얇다. 도 10a에서 도시된 바와 같이, 각각의 칩 패키지의 전체 두께는 칩 패키지의 CSP 칩 두께보다 그다지 많이 두껍지 않다.
도 10b는 도 10a와 유사하지만, BGA 타입의 칩(26)이 장착된 단일 칩 패키지를 도시하고 있다. 도 10b의 BGA 타입의 칩은 도 10a에서 도시된 CSP 칩보다 상당히 두껍다. 그러나, 칩 패키지의 전체 두께는 역시 BGA 타입의 칩(26)보다 그다지 많이 두껍지는 않다. 도 10b에서 도시된 칩 패키지의 상당한 두께로 인해, 각각의 개구(22)는 2개의 볼(24)이 제공된다. 이런 방식으로, 제 2 하부측 볼(24)은 칩 패키지 하부면에서 외부로 돌출된다.
경우에 따라서는, 칩 패키지 내부보다는 그 외부에 칩 패키지의 볼(24)의 접속 경로를 재설정하는 것이 필요할 수도 있다. 이 실시예에서, 트랜스포우저 보드(72)가 사용될 수 있다. 도 11에서는 칩 패키지 하부에 장착된 트랜스포우저 보드(72)이 도시되어 있다. 도 11에서 도시된 바와 같이, 트랜스포우저 보드(72)은 칩 패키지의 칩 캐리어(16) 기판과 비슷한 크기 및 형태를 가진다. 실제로, 트랜스포우저 보드(72)은 상부층(38), 베이스층(30), 중앙층(40) 및 하부층(42)으로부터 칩 캐리어(16)의 방식으로 어셈블링될 수 있다. 그러나, 층(38, 30, 40 및 42) 중에서 층의 중앙 개구에 제공되어, 트랜스포우저 보드(72) 전체에 견고한 구조가 형성되는 층은 없다. 베이스층(30)은 원하는 도전성 패턴(32)에 제공된다.도전성 패턴(32)은 원하는 방식으로 베이스층의 여러 개구(22)와 상호접속하도록 경로 설정된다.
전술한 바와 같이, 칩 패키지(12 및 14)의 개구(22) 내에 볼(24)을 배치함으로써 칩 스택을 형성할 때, 칩 스택(10)의 패키지(12 및 14)와 같은 여러 칩 패키지가 함께 장착된다. 개구(22)에 의해 형성된 스태킹 포켓은 여러 측면에서 바람직하다. 볼(24)가 일시적으로 개구(22) 내에 배치되고 그 다음에 예를 들어, 납땜제 또는 도전성 에폭시를 사용하여 기계적 및 전기적으로 결합되기 때문에, 개구(22)는 납땜제 또는 에폭시에 대한 한정된 공간을 형성한다. 이것은 납땜제 또는 에폭시가 칩 패키지의 다른 부분에 이르는 것을 방지한다. 납땜제를 환류시키거나 에폭시가 가열되는 동안 이것은 볼(24)을 제위치에 수용하는 경향이 있다. 볼(24)은 개구(22)에 의해 형성된 스태킹 포켓에 위치할 때, 포켓에 수용되고, 칩 패키지 스택이 형성될 때 자동-정렬된다.
볼(24)은 상업적으로 이용 가능한 표준 금속볼일 수 있다. 이용 가능한 볼은 직경이 10 mil에서 35 mil 사이의 범위이다. 20 mil 직경의 볼이 본 발명에서 기술된 실시예 중 일부에서 사용되었다. 이러한 볼은 일반적으로 90%의 납 및 10%의 주석으로 구성되며, 구리 도금일 수도 있다.
선택적으로, 퍼즈가 볼(24) 대신에 사용될 수 있다. 이러한 장치는 도 12a 및 12b에서 도시되어 있다. 도 12a는 칩 캐리어(74)의 분해 투시도이다. 칩 캐리어(74)는 하부층(42)을 제외하고, 도 5의 칩 캐리어(16)과 유사하다. 도 12a의 칩 캐리어에서, 퍼즈 버튼(76)은 하부층(42)의 개구(54) 내에 장착된다. 일반적으로도전성 도선의 볼인 퍼즈 버튼(76)은 상업적으로 이용 가능한 도전성 엘리먼트이다.
퍼즈 버튼(76)이 하부층(42)의 개구(54)에 내장되어, 하부층(42)은 버튼 기판이 된다. 하부층(42) 또는 버튼 기판은 유일한 기능이 퍼즈 버튼(76)을 제 위치에 고정시키는 것이기 때문에, 칩 캐리어(74)의 나머지 부분과 분리될 수 있다. 퍼즈 버튼(76)을 포함하는 다수의 칩 캐리어(74)를 어셈블링할 때, 개구(22) 내에 도전성 패턴(32)을 가지는 퍼즈 버튼(76)와 전기 접촉을 유지하기 위하여 스택에는 항상 낮은 압력이 인가되야 한다. 퍼즈 버튼(76)은 주로 칩 패키지를 테스트 하기 위해 사용되고, 일반적으로 개구(22) 내에 영구히 장착되지는 않는다. 테스트를 위해 칩 패키지의 스택을 어셈블링하는 동안 퍼즈 버튼은 개구(22) 내의 도전성 패턴(32)을 가지는 접촉부를 유지하기 위해 사용된다. 테스트 후에, 스택은 분해되고, 그 다음에 볼(24)과 같은 더욱 영구적인 도전성 엘리먼트가 개구(22)에 장착되며, 전술한 방식으로 납땜제 또는 도전성 에폭시에 의해 고정된다.
도 13은 칩 패키지의 양측 단부에 집중된 접촉부를 가진 통상적인 칩을 이용하여 칩 패키지의 예를 제공한다. 이 칩은 폭이 0.241"이고 길이가 0.544"이다. 칩은 도 7b에 관련하여 도시되고 전술된 것과 유사한 칩 캐리어에 장착된다. 형성된 칩 캐리어는 폭이 0.320", 길이가 0.740", 및 두께가 0.030"이다. 0.030"의 두께는 칩 캐리어(16)의 일 표면으로부터 연장되는 돌출된 볼(24)의 일부분을 포함한다. 이러한 4개의 칩 패키지에 의해 형성된 스택은 두께 또는 높이가 0.096"이고, 칩 패키지 하부로부터 연장되는 볼(24)의 일부분을 포함한다.
도 14a 및 14b에서는 도 13의 장치에서 사용되었지만, 도 7c에서 도시된 타입의 칩 캐리어에 장착된 칩과 동일한 칩에 대해 도시되어 있다. 형성된 장치는 도 7c의 장치에서 요구되는 면적의 14% 이하의 장착 면적이 필요하지만, 확장된 도전성 패턴(32)으로 인해 제조가 더욱 복잡해진다. 형성된 칩 패키지는 폭이 0.330" 이고 길이가 0.620"이다. 도 13의 경우와 마찬가지로, 칩 패키지의 하부면으로부터 연장된 볼의 일부분을 포함하는 칩 패키지의 두께는 약 0.030"이다.
도 15는 BGA로 구성된 인텔 28F640J5 "계층 메모리(Strataflash Memory)" 패키지(80)의 단면도이다. 메모리 패키지(80)는 다이 하부에 본딩 패드(84) 및 엘라스토머(elastomer)(86)를 가지는 다이(82)를 포함한다. 접합 마스크(88)는 폴리이미드 테이프(90)에 의해 엘라스토머(86)에 부착된다. 접합 볼(92)은 접합 마스크(88)를 통해서, 엘라스토머(86)로부터 하부로 연장된다. 접합 볼(92)을 포함하는 도 15의 인텔 메모리 패키지(80)는 302 mil 폭, 643 mil 길이 및 36±2 mil 높이를 가진다. 접합 볼(92)은 30 mil 피치의 간격이 있다.
도 16a 및 16b에서는 스택 가능한 칩 캐리어(94) 내에 장착된 메모리 패키지(80)에 대해 도시되어 있다. 도 16b에서 도시된 바와 같이, 스택 가능한 칩 캐리어(94)는 칩 캐리어 상에 장착되고 그 내부에 중앙 개구(44)를 가지는 중앙층(40) 상에 연장된 연속적인 베이스 층(30)을 가진다. 도 15에서 도시된 메모리 패키지(80)는 접합 볼(92)이 베이스 층(30) 하부에 도전성 패턴(32)과 접촉하도록 반전되어 중앙 개구(44) 내에 장착된다. 도 16a에 예시된 도전성 패턴(32)은 칩 캐리어 중앙 부분에 본딩 패드(96)의 패턴을 포함한다. 메모리 패키지(80)가스택 가능한 칩 캐리어(94) 중앙층(40)의 중앙 개구(44) 내에 장착될 때, 본딩 패드(96)는 메모리 패키지(80)의 접합 볼(92)을 개별적으로 수용하도록 배치된다. 도전성 패턴(32)은 본딩 패드(96)를 중앙층(40)의 개구(22)에 개별적으로 결합시킨다. 볼(24)은 전술한 방식으로, 개구(22) 내에 장착된다. 메모리 패키지(80)의 두께가 상당하기 때문에, 각각의 개구(22)는 도 16b에서 도시된 바와 같이, 한 쌍의 볼(24)이 제공된다.
칩 패키지 하부로부터 연장된 볼(24)의 일부분을 포함하는 400 mil의 폭, 760 mil의 길이 및 47 mil의 높이 또는 두께의 칩 패키지를 형성하기 위하여, 전술한 치수를 가지는 메모리 패키지(80)는 스택 가능한 칩 캐리어(94) 내에 장착된다. 스택 가능한 칩 캐리어(94)의 중앙층(40) 주변의 개구(22) 내에 장착된 20 mil 직경의 볼(24)을 이용하는 경우에, 볼의 피치는 40 mil이다. 도전성 패턴(32)은 5 mil 두께의 캡톤 또는 동등한 플라스틱 층 상에 구리 포일이 에칭된다.
도 16a 및 16b의 칩 패키지는 BGA 타입의 다이 및 패키지가 본 발명에 따라, 스태킹 형태에 적용될 수 있다는 것을 예시하고 있다. 그러나, BGA 패키지 특성상, 형성된 칩 패키지의 두께는 빈 다이를 사용하는 칩 패키지의 경우보다 훨씬 크다.
본 발명에 따른 칩 패키지 및 스택은 여러 기술, 통상적인 많은 기술을 이용하여 제조된다. 예를 들어, 도 8a, 8b, 9a 및 9b에서 도시된 3개의 상이한 칩 캐리어 형태가 스트립 형태로 이루어질 수 있다. 리드 프레임을 조절하도록 설계된 자동 도선 결합기는 스트립 형태로 이 캐리어를 조절하도록 적용될 수 있다. CSP또는 BGA 타입의 칩이 제 위치에 접합되야 하며, 칩 캐리어는 도 9a 및 9b와 관련하여 전술한 2개의 상이한 부분으로 이루어진다. 이 실시예에서, 베이스층(30) 및 상부층(38)은 스트립 형태 또는 패널 형태로 구성된다. 납땜제는 층 상에 스탠실링 되고, 칩은 제 위치에 배치되모, 납땜제가 환류되고, 중앙층(40)으로 구성되고 하부층(42)에 바람직한 칩 캐리어의 나머지 부분은 베이스층(30)에 얇은 판으로 형성된다.
여러 실시예의 요약으로써, 본 발명에 따른 스택 가능한 칩 패키지를 제조하는 방법의 연속 단계가 도 17에 개시되어 잇다. 제 1 단계(100)에서, 스태킹 포켓(22) 및 그 포켓(22)으로 연장되는 도전성 패턴(32)을 가지는 칩 캐리어(16)이 제공된다. 다음 단계(102)에서, 칩(26)은 칩 캐리어의 중앙 개구(20) 내에 장착된 바와 같이, 칩 캐리어(16)에 장착된다. 그 다음에, 단계(104)에서, 칩(26)은 칩 캐리어(16)의 도전성 패턴(32)과 전기적으로 접속된다. 전술한 바와 같이, 이것은 빈 칩 또는 다이의 경우에 도선 결합하여 이루어진다. CSP 또는 BGA 타입의 칩의 경우에, 전기적 상호접속은 도전성 패턴(32) 상에 납땜을 사용한 다음에 도전성 패턴에 칩의 볼을 접합시키기 위하여 납땜제를 환류시킴으로써 성립될 수 있다. 그 다음에 단계(106)에서, 포팅 혼합물(18)을 이용하여, 칩(26)이 인슐레이팅된다. 이것은 본 발명에 따른 단일층 집적 회로 소자를 형성한다.
다음 단계(108)에서, 도전성 패턴(32)를 접촉시키기 위하여, 볼(24) 또는 다른 도전성 엘리먼트가 스태킹 포켓(22)에 장착된다. 볼(24)은 도전성 에폭시 또는 납땜제를 이용하여 포켓 내에 고정될 수 있다. 이것은 스택 가능한 칩 패키지를형성시킨다. 그 후에 형성된 칩 패키지는 다음 단계(110)에서 전기적으로 테스팅될 수 있다.
도 18에서는 본 발명에 따라, 스택에 칩 패키지를 어셈블링하는 방법의 연속 단계에 대해 예시되어 있다. 제 1 단계(112)에서, 다수의 칩 패키지가 제공된다. 각각의 칩 패키지는 그 표면에서 돌출된 볼(24)과 같은 도전성 엘리먼트를 가진다. 다음 단계(114)에서, 다수의 스택 가능한 칩 패키지가 스택에 어셈블링되어, 적어도 일부 칩 패키지에서 돌출된 볼(24) 또는 다른 도전성 엘리먼트가 스태킹 포켓(22) 및 인접한 칩 패키지에 도전성 패턴(32)의 전기 접속부로 연장된다. 다음 단계(116)에서, 적어도 일부 칩 패키지의 볼(24) 또는 다른 도전성 엘리먼트가 납땜제 또는 도전성 에폭시를 이용함으로써 인접한 칩 패키지의 스태킹 포켓(22) 내에 결합된다. 이로써 칩 패키지의 어셈블링이 완성된다.
본 발명에 따른 칩 스택 및 그 제조 방법에 의해 여러 장점들이 제공되는 것을 당업자들은 이해할 것이다. 일 장점은 표준 형태를 가지는 칩 또는 다이가 사용될 수 있다는 것이다. 몇몇 종래의 기술에서와 마찬가지로, 특수한 범프 형태를 가지는 다이는 요구되지 않는다. 표준 웨지 결합 기술이 칩 캐리어 내의 빈 칩 또는 다이를 전기 접속시키는데 사용될 수 있다. 기판 장착 표준 인캡슐레이션 물질은 칩 캐리어 내에 장착된 칩을 인슐레이팅하는데 사용될 수 잇다. 금속구는 형성된 칩 패키지를 스태킹하는데 적합하고 쉽게 이용 가능하다. 이상적으로는 스태킹 포켓은 도전성 에폭시 또는 납땜제의 사용을 더욱 어렵게 만드는 표면 패드 반대측에 도전성 에폭시 또는 납땜제가 사용된다. 스택된 어래이는 칩 패키지 당 약 15-20 mil 두께를 가지는 칩 패키지를 포함하며, 칩 패키지는 통상적인 스택 내에 칩 패키지 두께의 약 절반정도이다. 각각의 칩 패키지는 스태킹되기 전에 전기적으로 테스팅될 수 있다.
본 발명은 바람직한 실시예를 참고로 도시되고 기술되었지만, 형태와 세부 사항에 대한 여러 변형 실시예들이 본 발명의 정신 및 범위를 벗어나지 않고 수행될 수 있다는 것이 당업자들에 의해 이해될 것이다.

Claims (37)

  1. 스택 가능한 칩 캐리어에 있어서,
    적어도 하나의 표면 상에 도전성 패턴을 가지는 베이스층;
    상기 베이스층 상에 장착되고 층 내에 중앙 개구를 가지는 상부층;
    상기 상부층과 반대측으로 상기 베이스층에 장착되고 층 내에 상기 중앙 개구를 가지는 중앙층; 및
    상기 베이스층, 상부층 및 중앙층에 의해 형성된 상기 칩 캐리어의 전체 두께를 통과하여 연장되는 다수의 스태킹 개구를 포함하는 것을 특징으로 하는 스택 가능한 칩 캐리어.
  2. 제 1 항에 있어서, 상기 상부층과 중앙층 그리고 상기 도전성 패턴을 제외한 베이스층의 일부는 플라스틱으로 이루어지는 것을 특징으로 하는 스택 가능한 칩 캐리어.
  3. 제 1 항에 있어서, 상기 베이스층은 상기 중앙층의 중앙 개구와 거의 일치하는 중앙 개구를 가지는 것을 특징으로 하는 스택 가능한 칩 캐리어.
  4. 제 3 항에 있어서, 상기 상부층의 중앙 개구는 상기 베이스층의 중앙 개구보다 크며 상기 베이스층의 도전성 패턴에 의해 형성된 베이스 층 양측에서 본딩 패드를 노출시키는 것을 특징으로 하는 스택 가능한 칩 캐리어.
  5. 제 1 항에 있어서, 상기 베이스층과 반대측으로 상기 중앙층에 장착되고 상기 다수의 스태킹 개구와 정렬된 개구를 가지는 하부층을 더 포함하는 것을 특징으로 하는 스택 가능한 칩 캐리어.
  6. 제 5 항에 있어서, 상기 상부층, 중앙층 및 하부층 그리고 상기 도전성 패턴을 제외한 베이스층의 일부는 캡톤으로 이루어지는 것을 특징으로 하는 스택 가능한 칩 캐리어.
  7. 제 1 항에 있어서, 상기 베이스층은 층 양측에 원하는 도전성 패턴을 형성하도록 에칭된 구리 클래딩층을 가지는 것을 특징으로 하는 스택 가능한 칩 캐리어.
  8. 제 7 항에 있어서, 상기 베이스층은 상기 구리 클래딩층 사이를 통해서 도금된 상기 적어도 하나의 스태킹 개구 내의 개구를 가지는 것을 특징으로 하는 스택 가능한 칩 캐리어.
  9. 제 7 항에 있어서, 상기 베이스층은 층 양측에 상기 적어도 하나의 스태킹 개구 내에 구리 클래딩층을 가지는 것을 특징으로 하는 스택 가능한 칩 캐리어.
  10. 제 7 항에 있어서, 상기 베이스층은 구리 클래딩층 사이를 통해서 도금된 상기 적어도 하나의 스태킹 개구에 인접한 개구를 가지는 것을 특징으로 하는 스택 가능한 칩 캐리어.
  11. 제 7 항에 있어서, 상기 베이스층은 상기 적어도 하나의 스태킹 개구 내의 개구를 가지며, 상기 구리 클래딩층 중 하나만이 상기 베이스층의 개구를 통해서 연장되는 것을 특징으로 하는 스택 가능한 칩 캐리어.
  12. 제 7 항에 있어서, 상기 구리 클래딩층 중 일부분은 인접한 스태킹 개구 쌍 사이에서 연장되며, 상기 베이스층 및 중앙층은 상기 하나의 구리 클래딩층의 일부분에 인접한 개구를 가지며, 상기 구리 클래딩층 중 하나의 일부분을 분리하기 위해 툴이 베이스 및 중심층의 개구를 통해 삽입되는 것을 특징으로 하는 스택 가능한 칩 캐리어.
  13. 스택 가능한 IC 칩 패키지에 있어서,
    양측면 사이의 두께를 가지며, 중앙 개구, 양측면 사이의 두께를 통해서 연장되는 다수의 스태킹 개구 및 상기 중앙 개구에서 상기 다수의 개구로 연장되는 도전성 패턴을 가진 칩 캐리어;
    상기 중앙 개구 내에 장착되어 밀봉 혼합물로 인캘슐레이팅되며 상기 도전성 패턴과 결합되는 칩; 및
    상기 도전성 패턴과 전기 접촉되어 상기 스태킹 개구 내에 장착되며 상기 칩 캐리어의 양측면 중 적어도 하나로부터 돌출된 다수의 도전성 엘리먼트를 포함하는 것을 특징으로 하는 스택 가능한 IC 칩 패키지.
  14. 제 13 항에 있어서, 상기 칩 캐리어는 플라스틱으로 이루어지는 것을 특징으로 하는 스택 가능한 IC 칩 패키지.
  15. 제 14 항에 있어서, 상기 칩 캐리어는 가요선 회로 기술을 이용하여 형성된 박막 플라스틱층을 포함하는 것을 특징으로 하는 스택 가능한 IC 칩 패키지.
  16. 제 13 항에 있어서, 상기 칩은 칩 주위에 간격진 다수의 접촉부를 가지고, 상기 도전성 패턴은 상기 칩 캐리어의 상기 중앙 개구 주위에 간격진 다수의 도전성 패드를 가지며 상기 칩 주위에 간격진 상기 접촉부에 도선 결합되며, 그리고 상기 스태킹 개구는 개구 주위에 간격지고 상기 도전성 패드에 결합된 상기 도전성 패턴의 일부를 포함하는 것을 특징으로 하는 스택 가능한 IC 칩 패키지.
  17. 제 13 항에 있어서, 상기 칩은 양단부에 다수의 접촉부를 가지고, 상기 도전성 패턴은 상기 칩 캐리어의 상기 중앙 개구의 양단부에 다수의 도전성 패드를 가지고 상기 칩 양단부의 상기 접촉부에 도선 결합되며, 그리고 상기 스태킹 개구는 상기 도전성 패드에 인접한 상기 칩 캐리어 양단부에 위치하는 것을 특징으로 하는스택 가능한 IC 칩 패키지.
  18. 제 13 항에 있어서, 상기 칩은 칩 양단부에 다수의 접촉부를 가지고, 상기 칩 캐리어는 상기 칩에 인접한 층을 가지고 상기 칩 양단부의 상기 접촉부에 인접한 칩 캐리어 양단에 개구를 가지며, 도전성 패턴은 상기 층 양단부의 상기 개구에 인접한 패드를 가지며, 상기 패드는 상기 칩 양단부의 접촉부에 도선 결합되며, 그리고 상기 스태킹 개구는 상기 층 양단부의 개구 사이에 상기 칩 캐리어 양단부를 따라 간격지며 상기 층 상의 도전성 패턴은 상기 스태킹 개구로 연장되는 것을 특징으로 하는 스택 가능한 IC 칩 패키지.
  19. 제 13 항에 있어서, 상기 칩은 칩 캐리어 표면으로부터 돌출되며 상기 도전성 패턴에 납땜된 다수의 볼 접촉부를 포함하는 것을 특징으로 하는 스택 가능한 IC 칩 패키지.
  20. 제 19 항에 있어서, 상기 다수의 볼 접촉부는 상기 칩 표면상에 볼 그리드 접촉부 어래이를 포함하는 것을 특징으로 하는 스택 가능한 IC 칩 패키지.
  21. IC 칩 스택에 있어서,
    칩이 장착된 칩 캐리어, 양측면 사이에 상기 칩 캐리어의 두께를 통해서 연장되는 다수의 스태킹 개구 및 상기 칩에 결합되고 상기 스태킹 개구로 연장된 상기 칩 캐리어 내의 도전성 패턴을 가지는 단일층 집적 회로 엘리먼트 스택; 및
    상기 단일층 집적 회로 엘리먼트 스택의 인접한 쌍 사이에 배치되고 각각 상기 인접한 쌍의 스태킹 개구로 연장되고 상기 인접한 쌍의 상기 칩 캐리어 내의 상기 도전성 패턴과 전기 접촉되는 다수의 도전성 엘리먼트를 포함하는 것을 특징으로 하는 IC 칩 스택.
  22. 제 21 항에 있어서, 상기 도전성 엘리먼트는 금속볼을 포함하는 것을 특징으로 하는 IC 칩 스택.
  23. 제 21 항에 있어서, 상기 각각의 도전성 엘리먼트는 납땜제를 이용하여 상기 인접한 개구 쌍에 장착되는 것을 특징으로 하는 IC 칩 스택.
  24. 제 21 항에 있어서, 상기 각각의 도전성 엘리먼트는 도전성 에폭시를 이용하여 상기 인접한 개구 쌍에 장착되는 것을 특징으로 하는 IC 칩 스택.
  25. 제 21 항에 있어서, 상기 단일층 집적 회로 엘리먼트 스택 내에 장착되고, 상기 각각의 단일층 집적 회로 엘리먼트와 유사한 크기 및 형태를 가지는 트랜스포우저 보드를 더 포함하며, 상기 트랜스포우저 보드는 양측면 사이의 상기 트랜스포우저 보드의 두께를 통해서 연장되는 다수의 스태킹 개구 및 상기 스태킹 개구로 연장되며 상기 스태킹 개구 사이에 원하는 상호접속을 제공하는 상기 트랜스포우저보드 내의 도전성 패턴을 더 포함하는 것을 특징으로 하는 IC 칩 스택.
  26. 스택 가능한 IC 칩 패키지를 어셈블링하는 방법에 있어서,
    양측면 사이의 두께를 가지며, 중앙 개구, 양측면 사이의 두께를 통해서 연장되는 다수의 개구, 및 상기 중앙 개구에서 상기 다수의 개구로 연장되는 도전성 패턴을 가진 칩 캐리어를 제공하는 단계;
    상기 캐리어의 상기 중앙 개구에 칩을 장착하는 단계;
    상기 캐리어의 상기 도전성 패턴에 상기 칩을 접속하는 단계;
    상기 칩을 인캡슐레이팅하여 단일층 집적 회로 엘리먼트를 형성하도록 상기 중앙 개구에 혼합물을 충전하는 단계; 및
    상기 엘리먼트가 상기 캐리어의 상기 도전성 패턴과 전기 접촉하고 상기 칩 캐리어의 다수의 도전성 열을 형성하도록 상기 칩 캐리어 개구에 다수의 도전성 엘리먼트를 장착하는 단계를 포함하는 것을 특징으로 하는 방법.
  27. 제 26 항에 있어서, 상기 도전성 엘리먼트는 상기 칩 캐리어 양측면 중 적어도 하나로부터 돌출되어, 스택으로 형성될 때 인접한 단일층 집적 회로 엘리먼트와 물리적 및 전기적 상호접속을 용이하게 하는 것을 특징으로 하는 방법.
  28. 제 26 항에 있어서, 상기 도전성 엘리먼트는 금속볼을 포함하는 것을 특징으로 하는 방법.
  29. 제 26 항에 있어서, 상기 도전성 엘리먼트는 다량의 도선을 포함하는 것을 특징으로 하는 방법.
  30. 제 26 항에 있어서, 상기 캐리어는 플라스틱으로 이루어지는 것을 특징으로 하는 방법.
  31. 제 26 항에 있어서, 상기 캐리어는 가요선 회로 기술을 이용하여 형성된 상이한 층의 스택을 포함하는 것을 특징으로 하는 방법.
  32. 제 26 항에 있어서,
    상기 다수의 단일층 집적 회로 엘리먼트에 상기 칩 캐리어의 개구에 장착된 상기 다수의 도전성 엘리먼트를 제공하는 단계; 및
    상기 단일층 집적 회로 엘리먼트 중 적어도 일부의 캐리어에서 돌출된 상기 도전성 엘리먼트가 개구로 연장되고 인접한 단일층 집적 회로 엘리먼트의 캐리어의 상기 도전성 패턴과 전기 접촉되도록 상기 다수의 단일층 집적 회로 엘리먼트를 스택에 어셈블링하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  33. 제 26 항에 있어서, 상기 도전성 패턴은 상기 중앙 개구에 다수의 본딩 패드를 가지며, 상기 도전성 패턴에 상기 칩을 접속시키는 단계는 상기 다수의 본딩 패드에 상기 칩을 도선 결합시키는 단계를 포함하는 것을 특징으로 하는 방법.
  34. 제 26 항에 있어서, 다수의 도전성 엘리먼트는 에폭시를 경화시키기 위해 가열된 상기 에폭시를 이용하여 상기 칩 캐리어의 개구에 장착되는 것을 특징으로 하는 방법.
  35. 제 26 항에 있어서, 다수의 도전성 엘리먼트는 상기 도전성 엘리먼트를 납땜시키기 위하여 가열된 납땜 페이스트를 이용하여 상기 칩 캐리어의 개구에 장착되는 것을 특징으로 하는 방법.
  36. 제 26 항에 있어서, 칩 캐리어를 제공하고, 칩을 장착하고, 이들을 접속하는 단계는:
    칩 캐리어를 통해서 연장되는 다수의 개구를 가지는 칩 캐리어의 제 1 부분 및 칩 캐리어 표면 상에 배치되고 상기 다수의 개구에 연장되는 도전성 패턴을 제공하는 단계;
    상기 칩을 상기 표면 상에 배치되는 상기 도전성 패턴에 결합시키기 위하여 칩 캐리어의 제 1 부분의 표면 상에 칩을 장착하는 단계;
    중앙 개구를 가지는 칩 캐리어 제 2 부분 및 칩 캐리어를 통해서 연장되는 다수의 개구를 제공하는 단계; 및
    상기 제 2 부분의 중앙 개구가 상기 칩을 둘러싸고 상기 개구는 상기 칩 캐리어 제 1 부분의 개구와 정렬되도록 상기 칩 캐리어 제 1 부분 상에 상기 칩 캐리어 제 2 부분을 장착하는 단계를 포함하는 것을 특징으로 하는 방법.
  37. 제 36 항에 있어서, 상기 칩은 칩 표면으로부터 돌출된 다수의 볼 접촉부를 가지며, 칩을 장착하는 단계는 상기 도전성 패턴에 납땜 페이스트를 부착하는 단계, 상기 도전성 패턴과 접촉하도록 상기 칩의 볼 접촉부를 배치시키는 단계 및 상기 도전성 패턴에 상기 볼 접촉부를 납땜시키기 위하여 상기 납땜 페이스트를 환류시키는 단계를 포함하는 것을 특징으로 하는 방법.
KR1020007012384A 1998-05-05 1999-05-04 칩 스택 및 그 제조 방법 KR20010078712A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/073,254 US6180881B1 (en) 1998-05-05 1998-05-05 Chip stack and method of making same
US09/073,254 1998-05-05
PCT/US1999/009744 WO1999057765A1 (en) 1998-05-05 1999-05-04 Chip stack and method of making same

Publications (1)

Publication Number Publication Date
KR20010078712A true KR20010078712A (ko) 2001-08-21

Family

ID=22112671

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007012384A KR20010078712A (ko) 1998-05-05 1999-05-04 칩 스택 및 그 제조 방법

Country Status (6)

Country Link
US (1) US6180881B1 (ko)
EP (1) EP1076915A1 (ko)
JP (1) JP2002514014A (ko)
KR (1) KR20010078712A (ko)
AU (1) AU3785699A (ko)
WO (1) WO1999057765A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100739503B1 (ko) * 2005-12-22 2007-07-13 (주)현보 센서류 기판의 실리콘 오염 방지용 실링 지그

Families Citing this family (193)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5484959A (en) * 1992-12-11 1996-01-16 Staktek Corporation High density lead-on-package fabrication method and apparatus
KR100266693B1 (ko) * 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
US6451624B1 (en) 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
US6040622A (en) * 1998-06-11 2000-03-21 Sandisk Corporation Semiconductor package using terminals formed on a conductive layer of a circuit board
US6504241B1 (en) * 1998-10-15 2003-01-07 Sony Corporation Stackable semiconductor device and method for manufacturing the same
WO2000063970A1 (fr) * 1999-04-16 2000-10-26 Matsushita Electric Industrial Co., Ltd. Composant modulaire et son procede de production
JP3398721B2 (ja) * 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
FR2797348B1 (fr) * 1999-08-02 2001-10-19 Cit Alcatel Procede d'obtention d'un module, a haute densite, a partir de composants electroniques, modulaires, encapsules et module ainsi obtenu
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
TW472330B (en) * 1999-08-26 2002-01-11 Toshiba Corp Semiconductor device and the manufacturing method thereof
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6656765B1 (en) 2000-02-02 2003-12-02 Amkor Technology, Inc. Fabricating very thin chip size semiconductor packages
US7122889B2 (en) * 2000-05-03 2006-10-17 Rambus, Inc. Semiconductor module
US6833984B1 (en) * 2000-05-03 2004-12-21 Rambus, Inc. Semiconductor module with serial bus connection to multiple dies
US6380632B1 (en) * 2000-05-15 2002-04-30 Micron Technology, Inc. Center bond flip-chip semiconductor device and method of making it
JP2001352035A (ja) * 2000-06-07 2001-12-21 Sony Corp 多層半導体装置の組立治具及び多層半導体装置の製造方法
JP2002009236A (ja) 2000-06-21 2002-01-11 Shinko Electric Ind Co Ltd 多層半導体装置及びその製造方法
JP2002009192A (ja) * 2000-06-23 2002-01-11 Shinko Electric Ind Co Ltd 多層配線基板及び半導体装置
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6734534B1 (en) * 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
US7414319B2 (en) * 2000-10-13 2008-08-19 Bridge Semiconductor Corporation Semiconductor chip assembly with metal containment wall and solder terminal
US20020070443A1 (en) * 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
US6564454B1 (en) 2000-12-28 2003-05-20 Amkor Technology, Inc. Method of making and stacking a semiconductor package
US6885106B1 (en) 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
DE10110203B4 (de) * 2001-03-02 2006-12-14 Infineon Technologies Ag Elektronisches Bauteil mit gestapelten Halbleiterchips und Verfahren zu seiner Herstellung
US6400007B1 (en) * 2001-04-16 2002-06-04 Kingpak Technology Inc. Stacked structure of semiconductor means and method for manufacturing the same
US6762487B2 (en) 2001-04-19 2004-07-13 Simpletech, Inc. Stack arrangements of chips and interconnecting members
EP1389897A1 (en) * 2001-04-24 2004-02-18 Mitsui Mining & Smelting Co., Ltd. Printed circuit board, its manufacturing method, and csp manufacturing methdo
US20030040166A1 (en) 2001-05-25 2003-02-27 Mark Moshayedi Apparatus and method for stacking integrated circuits
US6680441B2 (en) 2001-06-13 2004-01-20 Denso Corporation Printed wiring board with embedded electric device and method for manufacturing printed wiring board with embedded electric device
US20020190367A1 (en) * 2001-06-15 2002-12-19 Mantz Frank E. Slice interconnect structure
US20030002267A1 (en) * 2001-06-15 2003-01-02 Mantz Frank E. I/O interface structure
US6765287B1 (en) 2001-07-27 2004-07-20 Charles W. C. Lin Three-dimensional stacked semiconductor package
US6451626B1 (en) 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package
KR20030012994A (ko) * 2001-08-06 2003-02-14 삼성전자주식회사 볼 랜드패드와 접착제가 격리된 ｔｂｇａ 패키지와 그제조 방법 및 멀티 칩 패키지
US20030048624A1 (en) * 2001-08-22 2003-03-13 Tessera, Inc. Low-height multi-component assemblies
US7335995B2 (en) * 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
AU2002337834A1 (en) * 2001-10-09 2003-04-22 Tessera, Inc. Stacked packages
US6977440B2 (en) * 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
US7026708B2 (en) * 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US6576992B1 (en) * 2001-10-26 2003-06-10 Staktek Group L.P. Chip scale stacking system and method
US7656678B2 (en) * 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US6956284B2 (en) * 2001-10-26 2005-10-18 Staktek Group L.P. Integrated circuit stacking system and method
US7202555B2 (en) * 2001-10-26 2007-04-10 Staktek Group L.P. Pitch change and chip scale stacking system and method
US7371609B2 (en) * 2001-10-26 2008-05-13 Staktek Group L.P. Stacked module systems and methods
US7485951B2 (en) * 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US6946323B1 (en) 2001-11-02 2005-09-20 Amkor Technology, Inc. Semiconductor package having one or more die stacked on a prepackaged device and method therefor
SG104293A1 (en) 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
US6732908B2 (en) * 2002-01-18 2004-05-11 International Business Machines Corporation High density raised stud microjoining system and methods of fabricating the same
SG121707A1 (en) * 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
SG115459A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
SG115456A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
SG115455A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
US6721189B1 (en) * 2002-03-13 2004-04-13 Rambus, Inc. Memory module
US6646336B1 (en) * 2002-06-28 2003-11-11 Koninkl Philips Electronics Nv Wearable silicon chip
WO2004017399A1 (en) * 2002-08-16 2004-02-26 Tessera, Inc. Microelectronic packages with self-aligning features
US20040036170A1 (en) * 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
JP2004095799A (ja) * 2002-08-30 2004-03-25 Toshiba Corp 半導体装置およびその製造方法
US7294928B2 (en) * 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
JP2004128155A (ja) * 2002-10-01 2004-04-22 Renesas Technology Corp 半導体パッケージ
WO2004034434A2 (en) * 2002-10-11 2004-04-22 Tessera, Inc. Components, methods and assemblies for multi-chip packages
KR100618812B1 (ko) * 2002-11-18 2006-09-05 삼성전자주식회사 향상된 신뢰성을 가지는 적층형 멀티 칩 패키지
US6856010B2 (en) 2002-12-05 2005-02-15 Staktek Group L.P. Thin scale outline package
KR100498470B1 (ko) * 2002-12-26 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
KR100621991B1 (ko) * 2003-01-03 2006-09-13 삼성전자주식회사 칩 스케일 적층 패키지
US7247933B2 (en) * 2003-02-04 2007-07-24 Advanced Interconnect Technologies Limited Thin multiple semiconductor die package
JP2004281920A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
US20040207990A1 (en) * 2003-04-21 2004-10-21 Rose Andrew C. Stair-step signal routing
US7145226B2 (en) * 2003-06-30 2006-12-05 Intel Corporation Scalable microelectronic package using conductive risers
US7180186B2 (en) * 2003-07-31 2007-02-20 Cts Corporation Ball grid array package
US6946733B2 (en) * 2003-08-13 2005-09-20 Cts Corporation Ball grid array package having testing capability after mounting
US7180165B2 (en) * 2003-09-05 2007-02-20 Sanmina, Sci Corporation Stackable electronic assembly
US6936922B1 (en) 2003-09-26 2005-08-30 Amkor Technology, Inc. Semiconductor package structure reducing warpage and manufacturing method thereof
US6977431B1 (en) 2003-11-05 2005-12-20 Amkor Technology, Inc. Stackable semiconductor package and manufacturing method thereof
US7061121B2 (en) 2003-11-12 2006-06-13 Tessera, Inc. Stacked microelectronic assemblies with central contacts
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
US7425759B1 (en) 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US7538415B1 (en) 2003-11-20 2009-05-26 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal, filler and insulative base
US6998703B2 (en) * 2003-12-04 2006-02-14 Palo Alto Research Center Inc. Thin package for stacking integrated circuits
US7989940B2 (en) * 2003-12-19 2011-08-02 Tessera, Inc. System and method for increasing the number of IO-s on a ball grid package by wire bond stacking of same size packages through apertures
US20070145548A1 (en) * 2003-12-22 2007-06-28 Amkor Technology, Inc. Stack-type semiconductor package and manufacturing method thereof
US7227249B1 (en) 2003-12-24 2007-06-05 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package with chips on opposite sides of lead
US7009296B1 (en) 2004-01-15 2006-03-07 Amkor Technology, Inc. Semiconductor package with substrate coupled to a peripheral side surface of a semiconductor die
US7254036B2 (en) * 2004-04-09 2007-08-07 Netlist, Inc. High density memory module using stacked printed circuit boards
US20060013680A1 (en) * 2004-07-16 2006-01-19 Tessera, Inc. Chip handling methods and apparatus
US20060261449A1 (en) * 2005-05-18 2006-11-23 Staktek Group L.P. Memory module system and method
US20060049513A1 (en) * 2004-09-03 2006-03-09 Staktek Group L.P. Thin module system and method with thermal management
US7468893B2 (en) * 2004-09-03 2008-12-23 Entorian Technologies, Lp Thin module system and method
US7423885B2 (en) * 2004-09-03 2008-09-09 Entorian Technologies, Lp Die module system
US7606050B2 (en) * 2004-09-03 2009-10-20 Entorian Technologies, Lp Compact module system and method
US7522421B2 (en) * 2004-09-03 2009-04-21 Entorian Technologies, Lp Split core circuit module
US7443023B2 (en) * 2004-09-03 2008-10-28 Entorian Technologies, Lp High capacity thin module system
US7606049B2 (en) * 2004-09-03 2009-10-20 Entorian Technologies, Lp Module thermal management system and method
US7324352B2 (en) * 2004-09-03 2008-01-29 Staktek Group L.P. High capacity thin module system and method
US20060050492A1 (en) * 2004-09-03 2006-03-09 Staktek Group, L.P. Thin module system and method
US7606040B2 (en) * 2004-09-03 2009-10-20 Entorian Technologies, Lp Memory module system and method
US7289327B2 (en) * 2006-02-27 2007-10-30 Stakick Group L.P. Active cooling methods and apparatus for modules
US7760513B2 (en) * 2004-09-03 2010-07-20 Entorian Technologies Lp Modified core for circuit module system and method
US7511968B2 (en) * 2004-09-03 2009-03-31 Entorian Technologies, Lp Buffered thin module system and method
US20060055024A1 (en) * 2004-09-14 2006-03-16 Staktek Group, L.P. Adapted leaded integrated circuit module
US20060072297A1 (en) * 2004-10-01 2006-04-06 Staktek Group L.P. Circuit Module Access System and Method
TWI255023B (en) * 2004-10-05 2006-05-11 Via Tech Inc Cavity down stacked multi-chip package
KR101313391B1 (ko) * 2004-11-03 2013-10-01 테세라, 인코포레이티드 적층형 패키징
US7750483B1 (en) 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
US20060118936A1 (en) * 2004-12-03 2006-06-08 Staktek Group L.P. Circuit module component mounting system and method
KR100688857B1 (ko) * 2004-12-17 2007-03-02 삼성전기주식회사 윈도우를 구비한 볼 그리드 어레이 기판 및 그 제조방법
US20060175693A1 (en) * 2005-02-04 2006-08-10 Staktek Group, L.P. Systems, methods, and apparatus for generating ball-out matrix configuration output for a flex circuit
US7291907B2 (en) * 2005-02-28 2007-11-06 Infineon Technologies, Ag Chip stack employing a flex circuit
US20060244114A1 (en) * 2005-04-28 2006-11-02 Staktek Group L.P. Systems, methods, and apparatus for connecting a set of contacts on an integrated circuit to a flex circuit via a contact beam
US20060250780A1 (en) * 2005-05-06 2006-11-09 Staktek Group L.P. System component interposer
US7442050B1 (en) 2005-08-29 2008-10-28 Netlist, Inc. Circuit card with flexible connection for memory module with heat spreader
US7675152B2 (en) * 2005-09-01 2010-03-09 Texas Instruments Incorporated Package-on-package semiconductor assembly
US7576995B2 (en) * 2005-11-04 2009-08-18 Entorian Technologies, Lp Flex circuit apparatus and method for adding capacitance while conserving circuit board surface area
JP4934053B2 (ja) 2005-12-09 2012-05-16 スパンション エルエルシー 半導体装置およびその製造方法
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
US20070158821A1 (en) * 2006-01-11 2007-07-12 Leland Szewerenko Managed memory component
US7508058B2 (en) * 2006-01-11 2009-03-24 Entorian Technologies, Lp Stacked integrated circuit module
US7608920B2 (en) * 2006-01-11 2009-10-27 Entorian Technologies, Lp Memory card and method for devising
US7737539B2 (en) * 2006-01-12 2010-06-15 Stats Chippac Ltd. Integrated circuit package system including honeycomb molding
US8409921B2 (en) * 2006-01-12 2013-04-02 Stats Chippac Ltd. Integrated circuit package system including honeycomb molding
US20070164416A1 (en) * 2006-01-17 2007-07-19 James Douglas Wehrly Managed memory component
US7511969B2 (en) * 2006-02-02 2009-03-31 Entorian Technologies, Lp Composite core circuit module system and method
KR100836663B1 (ko) * 2006-02-16 2008-06-10 삼성전기주식회사 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법
US7619893B1 (en) 2006-02-17 2009-11-17 Netlist, Inc. Heat spreader for electronic modules
US20070262429A1 (en) * 2006-05-15 2007-11-15 Staktek Group, L.P. Perimeter stacking system and method
US7545029B2 (en) * 2006-08-18 2009-06-09 Tessera, Inc. Stack microelectronic assemblies
US7468553B2 (en) * 2006-10-20 2008-12-23 Entorian Technologies, Lp Stackable micropackages and stacked modules
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
JP5068990B2 (ja) * 2006-12-26 2012-11-07 新光電気工業株式会社 電子部品内蔵基板
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US7863088B2 (en) * 2007-05-16 2011-01-04 Infineon Technologies Ag Semiconductor device including covering a semiconductor with a molding compound and forming a through hole in the molding compound
KR101409839B1 (ko) * 2007-05-23 2014-06-26 삼성전자주식회사 반도체 패키지
US8829663B2 (en) * 2007-07-02 2014-09-09 Infineon Technologies Ag Stackable semiconductor package with encapsulant and electrically conductive feed-through
US20090032946A1 (en) * 2007-08-01 2009-02-05 Soo Gil Park Integrated circuit
US8299626B2 (en) 2007-08-16 2012-10-30 Tessera, Inc. Microelectronic package
US7564128B2 (en) * 2007-11-08 2009-07-21 Delphi Technologies, Inc. Fully testable surface mount die package configured for two-sided cooling
TWI355061B (en) * 2007-12-06 2011-12-21 Nanya Technology Corp Stacked-type chip package structure and fabricatio
US8217482B2 (en) * 2007-12-21 2012-07-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Infrared proximity sensor package with reduced crosstalk
JP4539773B2 (ja) * 2008-03-07 2010-09-08 株式会社デンソー 半導体装置およびその製造方法
US8018723B1 (en) 2008-04-30 2011-09-13 Netlist, Inc. Heat dissipation for electronic modules
US8420999B2 (en) * 2009-05-08 2013-04-16 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Metal shield and housing for optical proximity sensor with increased resistance to mechanical deformation
US8779361B2 (en) * 2009-06-30 2014-07-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Optical proximity sensor package with molded infrared light rejection barrier and infrared pass components
US9525093B2 (en) 2009-06-30 2016-12-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Infrared attenuating or blocking layer in optical proximity sensor
US8957380B2 (en) * 2009-06-30 2015-02-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Infrared attenuating or blocking layer in optical proximity sensor
US8716665B2 (en) * 2009-09-10 2014-05-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Compact optical proximity sensor with ball grid array and windowed substrate
US9733357B2 (en) 2009-11-23 2017-08-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Infrared proximity sensor package with improved crosstalk isolation
US8476775B2 (en) * 2009-12-17 2013-07-02 Stats Chippac Ltd. Integrated circuit packaging system with embedded interconnect and method of manufacture thereof
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US8553420B2 (en) 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
US8841597B2 (en) 2010-12-27 2014-09-23 Avago Technologies Ip (Singapore) Pte. Ltd. Housing for optical proximity sensor
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
KR101852601B1 (ko) * 2011-05-31 2018-04-27 삼성전자주식회사 반도체 패키지 장치
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8518753B2 (en) * 2011-11-15 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Assembly method for three dimensional integrated circuit
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) * 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
JP6216157B2 (ja) * 2013-05-27 2017-10-18 新光電気工業株式会社 電子部品装置及びその製造方法
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US9466888B2 (en) * 2013-08-26 2016-10-11 Honeywell International Inc. Suppressing modes in an antenna feed including a coaxial waveguide
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4956694A (en) 1988-11-04 1990-09-11 Dense-Pac Microsystems, Inc. Integrated circuit chip stacking
CA2050091C (en) * 1990-10-03 1999-06-15 Richard C. Eden Electronic circuit and method with thermal management
JP2894071B2 (ja) * 1992-03-09 1999-05-24 株式会社日立製作所 半導体装置
US5313096A (en) 1992-03-16 1994-05-17 Dense-Pac Microsystems, Inc. IC chip package having chip attached to and wire bonded within an overlying substrate
US5266912A (en) * 1992-08-19 1993-11-30 Micron Technology, Inc. Inherently impedance matched multiple integrated circuit module
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
US5612570A (en) 1995-04-13 1997-03-18 Dense-Pac Microsystems, Inc. Chip stack and method of making same
JP2716012B2 (ja) * 1995-08-10 1998-02-18 日本電気株式会社 半導体パッケージ及びその実装方法
WO1997011492A1 (fr) * 1995-09-20 1997-03-27 Hitachi, Ltd. Dispositif a semi-conducteurs et son procede de fabrication
US5798564A (en) * 1995-12-21 1998-08-25 Texas Instruments Incorporated Multiple chip module apparatus having dual sided substrate
US5748452A (en) * 1996-07-23 1998-05-05 International Business Machines Corporation Multi-electronic device package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100739503B1 (ko) * 2005-12-22 2007-07-13 (주)현보 센서류 기판의 실리콘 오염 방지용 실링 지그

Also Published As

Publication number Publication date
JP2002514014A (ja) 2002-05-14
AU3785699A (en) 1999-11-23
WO1999057765A1 (en) 1999-11-11
EP1076915A1 (en) 2001-02-21
US6180881B1 (en) 2001-01-30

Similar Documents

Publication Publication Date Title
US6180881B1 (en) Chip stack and method of making same
US6514793B2 (en) Stackable flex circuit IC package and method of making same
US5281852A (en) Semiconductor device including stacked die
US5397916A (en) Semiconductor device including stacked die
US6014316A (en) IC stack utilizing BGA contacts
US6195268B1 (en) Stacking layers containing enclosed IC chips
US6028352A (en) IC stack utilizing secondary leadframes
US6589810B1 (en) BGA package and method of fabrication
JP2967344B2 (ja) 積層型半導体パッケージモジュール及び積層型半導体パッケージモジュールの製造方法
KR100212607B1 (ko) 반도체 칩 팩키지
WO1996032745A1 (en) Chip stack and method of making same
JPH08213543A (ja) マルチダイパッケージ装置
US7265441B2 (en) Stackable single package and stacked multi-chip assembly
JP3656861B2 (ja) 半導体集積回路装置及び半導体集積回路装置の製造方法
KR100520409B1 (ko) 볼 그리드 어레이 타입의 멀티 칩 패키지
JPH02229461A (ja) 半導体装置
USRE43112E1 (en) Stackable ball grid array package
KR20000040734A (ko) 적층형 마이크로 비지에이 패키지
US20030073266A1 (en) Semiconductor device and a method of manufacturing the same
US20020003296A1 (en) Assembly of plurality of semiconductor devices
JPS63147354A (ja) 半導体集積回路用パツケ−ジ

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid