JPH02229461A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02229461A JPH02229461A JP1048551A JP4855189A JPH02229461A JP H02229461 A JPH02229461 A JP H02229461A JP 1048551 A JP1048551 A JP 1048551A JP 4855189 A JP4855189 A JP 4855189A JP H02229461 A JPH02229461 A JP H02229461A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に実装の高密度化を図る
に好適な半導体装置に関する。
に好適な半導体装置に関する。
従来、プリント基板にペアチップを搭載し、両者の電極
相互をボンディングによって接続する半導体装置におい
ては、第7図に示すように、プラスチック・リデット・
チップキャリア(PLCC’)やフラット・パッケージ
・プラスチック(P P P)等の表面実装型のICパ
ッケージ1)をプリント基板12に実装していた。尚、
13はICパッ沃一ジ1)より両側に突出するリード端
子である.しかし、このような実装法によって、プリン
ト碁板12の両面に実装しようとすると、同一位置には
片面に1個づつの計2個の実装に限られる.このように
、実装密度はパッケージの種類によってほぼ一義的に決
まる.したがって、メモリカード等のように超高密度の
実装が要求される製品に対しては、ベアチップを用いる
ことになるが、この場合でも、多数個の搭載時は歩留り
が低下する為に適用が不可能である. このため、tCパッケージの多数個の搭載に対しては、
ICパッケージを積層化して対処している. 〔発明が解決しようとする課題〕 ところが、前記の如きICパッケージの積層化にあって
、PPPSPLCC型などのパッケージを積層するため
には、特別のソケット等を必要とし、薄型化が不可能で
あると共に工程が増加する結果、コストアップを招くこ
とになる.本発明は、上記従来技術の実情に鑑みて成さ
れたものであり、表面実装型のパッケージの高密度実装
を大型化させること無く行えるようにした半導体装置を
提供することを目的とする.〔課題を解決するための手
段〕 上記目的を達成するために本発明は、プリント基板の中
央部にICチップを搭載する収納部を設け、その収納部
の周囲に前記ICチップの電極に接続されるボンディン
グ用端子を形成し、更に該ボンディング用端子の夫々に
接続される外部端子電極を基板側面に形成して構成され
るICパッケージの複数を積層して構成したものである
。
相互をボンディングによって接続する半導体装置におい
ては、第7図に示すように、プラスチック・リデット・
チップキャリア(PLCC’)やフラット・パッケージ
・プラスチック(P P P)等の表面実装型のICパ
ッケージ1)をプリント基板12に実装していた。尚、
13はICパッ沃一ジ1)より両側に突出するリード端
子である.しかし、このような実装法によって、プリン
ト碁板12の両面に実装しようとすると、同一位置には
片面に1個づつの計2個の実装に限られる.このように
、実装密度はパッケージの種類によってほぼ一義的に決
まる.したがって、メモリカード等のように超高密度の
実装が要求される製品に対しては、ベアチップを用いる
ことになるが、この場合でも、多数個の搭載時は歩留り
が低下する為に適用が不可能である. このため、tCパッケージの多数個の搭載に対しては、
ICパッケージを積層化して対処している. 〔発明が解決しようとする課題〕 ところが、前記の如きICパッケージの積層化にあって
、PPPSPLCC型などのパッケージを積層するため
には、特別のソケット等を必要とし、薄型化が不可能で
あると共に工程が増加する結果、コストアップを招くこ
とになる.本発明は、上記従来技術の実情に鑑みて成さ
れたものであり、表面実装型のパッケージの高密度実装
を大型化させること無く行えるようにした半導体装置を
提供することを目的とする.〔課題を解決するための手
段〕 上記目的を達成するために本発明は、プリント基板の中
央部にICチップを搭載する収納部を設け、その収納部
の周囲に前記ICチップの電極に接続されるボンディン
グ用端子を形成し、更に該ボンディング用端子の夫々に
接続される外部端子電極を基板側面に形成して構成され
るICパッケージの複数を積層して構成したものである
。
また、基板相互の外部端子電極同志を簡単に接続できる
ようにするため、複数のICパッケージの積み重ね方向
の各外部端子電極の相互をリード端子によって接続し、
或いは、プリント基板のボンディング用端子の外周部に
、ダム部及び位置合わせ用の突起を設けると共に、該突
起の反対側に凹部を設けるようにするのがよい。
ようにするため、複数のICパッケージの積み重ね方向
の各外部端子電極の相互をリード端子によって接続し、
或いは、プリント基板のボンディング用端子の外周部に
、ダム部及び位置合わせ用の突起を設けると共に、該突
起の反対側に凹部を設けるようにするのがよい。
更に、ICパッケージの薄型化が図れるようにするため
、ICチップの収納部をプリント基板の中央部に貫通さ
せて設けるようにするのがよい。
、ICチップの収納部をプリント基板の中央部に貫通さ
せて設けるようにするのがよい。
上記構成の半導体装置では、ICパッケージからリード
線が突出せず、外部端子電極が基板側面に一定間隔で形
成されるようになり、複数個を積層したときに外部端子
電極は全体として直線状に平行かつ連続するようになり
、しかもtCパッケージ相互を密着できるようになる.
したがって、全体を小型にできると共に、任意数の積層
が可能になる. そして、外部端子電極相互は、接続部材を用い、或いは
直接に外部端子電極の相互を接続することができるので
、半導体装置の全体厚を最小にしながら、任意数の積層
が可能になる. さらに、ICチップの収納部をプリント基板に貫通させ
た中空構造とすることにより、ICパッケージの厚みを
ほぼICチップの厚みに等しくすることができ、ICパ
ッケージを極限まで薄くすることができる. 〔実 施 例〕 以下、本発明の一実施例を図面に基づいて説明する. 第1図は、本発明による半導体装置の一実施例を示す分
解斜視図である。
線が突出せず、外部端子電極が基板側面に一定間隔で形
成されるようになり、複数個を積層したときに外部端子
電極は全体として直線状に平行かつ連続するようになり
、しかもtCパッケージ相互を密着できるようになる.
したがって、全体を小型にできると共に、任意数の積層
が可能になる. そして、外部端子電極相互は、接続部材を用い、或いは
直接に外部端子電極の相互を接続することができるので
、半導体装置の全体厚を最小にしながら、任意数の積層
が可能になる. さらに、ICチップの収納部をプリント基板に貫通させ
た中空構造とすることにより、ICパッケージの厚みを
ほぼICチップの厚みに等しくすることができ、ICパ
ッケージを極限まで薄くすることができる. 〔実 施 例〕 以下、本発明の一実施例を図面に基づいて説明する. 第1図は、本発明による半導体装置の一実施例を示す分
解斜視図である。
第1図において、ICパッケージIOA〜IOCは後記
する中空プリント基板及びICチップ(例えば、メモリ
IC)が一体化されたもので、必要数が積層される.I
CパッケージIOA〜IOCは、側面に垂直に且つパッ
ケージ相互に機能の一致するもの同志が接続されるよう
な外部端子電極3を備えている.そして、この外部端子
電極3の長さ方向の夫々を共通接続するリード電極9を
有した電極板20が、積層したtCパッケージの最上部
に設けられ、複数個(本実施例では3個)のtCパッケ
ージによる半導体装置が構成される。
する中空プリント基板及びICチップ(例えば、メモリ
IC)が一体化されたもので、必要数が積層される.I
CパッケージIOA〜IOCは、側面に垂直に且つパッ
ケージ相互に機能の一致するもの同志が接続されるよう
な外部端子電極3を備えている.そして、この外部端子
電極3の長さ方向の夫々を共通接続するリード電極9を
有した電極板20が、積層したtCパッケージの最上部
に設けられ、複数個(本実施例では3個)のtCパッケ
ージによる半導体装置が構成される。
第2図は、ICパッケージ10に用いられる中空プリン
ト基板1の一枚の詳細を示す斜視図である。
ト基板1の一枚の詳細を示す斜視図である。
第2図において、中空プリント基板1はガラスエポキシ
樹脂等の絶縁材を用いると共に、中央部が中空にしてI
Cチップ収納部としての中空部Hが形成され、中空部H
の上面の周辺にはICチップ(第4図に図示)に接続さ
れるボンディング端子2が形成されると共に、このボン
ディング端子2に配線4の夫々を介して接続される外部
端子電極3が側面の少なくとも1面(本実施例では対向
する2面)に一定間隔に設けられている。このボンディ
ング端子2は、複数のNC端子(無接続端子)2’
2’及びこれに接続されるNC外部端子3′、3#を含
んでいる. 次に、このように加工され且つ平面上に置かれた中空プ
リント基板1の底面(裏面)に、第3図に示すようにポ
リイミド等の絶縁性の材料を用いた耐熱テープ8を貼着
し、その中空部Hの中にICチツブ5が第4図のように
実装され、固定される。この状態のまま、Au(金)ワ
イヤ等のボンディングワイヤ6を用いてICチップ5の
電極と、それに対応するボンディング端子2とを接続す
る。
樹脂等の絶縁材を用いると共に、中央部が中空にしてI
Cチップ収納部としての中空部Hが形成され、中空部H
の上面の周辺にはICチップ(第4図に図示)に接続さ
れるボンディング端子2が形成されると共に、このボン
ディング端子2に配線4の夫々を介して接続される外部
端子電極3が側面の少なくとも1面(本実施例では対向
する2面)に一定間隔に設けられている。このボンディ
ング端子2は、複数のNC端子(無接続端子)2’
2’及びこれに接続されるNC外部端子3′、3#を含
んでいる. 次に、このように加工され且つ平面上に置かれた中空プ
リント基板1の底面(裏面)に、第3図に示すようにポ
リイミド等の絶縁性の材料を用いた耐熱テープ8を貼着
し、その中空部Hの中にICチツブ5が第4図のように
実装され、固定される。この状態のまま、Au(金)ワ
イヤ等のボンディングワイヤ6を用いてICチップ5の
電極と、それに対応するボンディング端子2とを接続す
る。
なお、このボンディング時には、メモリICチップ5の
選択端子τ丁端子はボンディング端子2の複数のNC端
子2’、2’の何れか1つとワイヤボンディングし、そ
の接続した端子にはマーキングを施しておく.このよう
に、ICチップ5の選択端子とNG端子の接続先を特定
することにより、数種類のIcパッケージ10が作られ
る。
選択端子τ丁端子はボンディング端子2の複数のNC端
子2’、2’の何れか1つとワイヤボンディングし、そ
の接続した端子にはマーキングを施しておく.このよう
に、ICチップ5の選択端子とNG端子の接続先を特定
することにより、数種類のIcパッケージ10が作られ
る。
ついで、第3図及び第5図に示すように、ICチツプ5
の上面及びその周辺の中空プリント基板1の上面をエポ
キシ樹脂等の封止樹脂7によって覆い、ICチツプ5及
びボンディングワイヤ6を固定する.更に、個々のIC
パッケージ10をバーンイン等のテスト工程によってエ
ージングを行ない、不良品を摘出する。こののち、良品
の選択端子位置の異なるICパッケージIOA〜10C
ヲ第1図のように、積層した状態でICパッケージ10
の外部端子電極3と電極板20のリード電極9とが接続
されるように、電極板20を積層する.このようにして
完成した半導体装置は、不図示のマザーボードに実装さ
れる. 第6図は、本発明の他の実施例を示す中空プリント基板
の斜視図である.本実施例が前記実施例と異なるところ
は、前記実施例が平板状のプリント基板であったのに対
し、ボンディング電極外周にダム部14及び位置合わせ
用の突起15を有すると共に、この突起15の反対側に
凹部16を設けたプリント基板を用いることにある. すなわち、突起15の上部には、上段に配設されたプリ
ント基板21の凹部16が嵌入し、上下の外部端子電極
3を相互に一致させることができるので、電極板20を
用いること無<ICパッケージ10を積層することがで
きる.なお、ICチップの実装及び樹脂封止等は、前記
実施例と同一であるので説明を省略する。
の上面及びその周辺の中空プリント基板1の上面をエポ
キシ樹脂等の封止樹脂7によって覆い、ICチツプ5及
びボンディングワイヤ6を固定する.更に、個々のIC
パッケージ10をバーンイン等のテスト工程によってエ
ージングを行ない、不良品を摘出する。こののち、良品
の選択端子位置の異なるICパッケージIOA〜10C
ヲ第1図のように、積層した状態でICパッケージ10
の外部端子電極3と電極板20のリード電極9とが接続
されるように、電極板20を積層する.このようにして
完成した半導体装置は、不図示のマザーボードに実装さ
れる. 第6図は、本発明の他の実施例を示す中空プリント基板
の斜視図である.本実施例が前記実施例と異なるところ
は、前記実施例が平板状のプリント基板であったのに対
し、ボンディング電極外周にダム部14及び位置合わせ
用の突起15を有すると共に、この突起15の反対側に
凹部16を設けたプリント基板を用いることにある. すなわち、突起15の上部には、上段に配設されたプリ
ント基板21の凹部16が嵌入し、上下の外部端子電極
3を相互に一致させることができるので、電極板20を
用いること無<ICパッケージ10を積層することがで
きる.なお、ICチップの実装及び樹脂封止等は、前記
実施例と同一であるので説明を省略する。
以上、本発明を実施例に基づき具体的に説明したが、本
発明は前記実施例に限定されるものでは無く、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。
発明は前記実施例に限定されるものでは無く、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。
また、以上の実施例では、ICチップ5としてメモリI
Cを用いたが、これに限らず電極の相互接続が可能なI
Cの全てに適用可能である。
Cを用いたが、これに限らず電極の相互接続が可能なI
Cの全てに適用可能である。
さらに、ICチップの搭載部分をプリント基板に中空に
して形成するものとしたが、溝状に堀り下げて有底状の
収納部を形成してもよい。
して形成するものとしたが、溝状に堀り下げて有底状の
収納部を形成してもよい。
また、外部端子電極3を上下の隣接する電極(同一列の
直線上の電極)に接続するものとしたが、これに限らず
異なる列の電極に接続してもよい. 〔発明の効果〕 本発明は上記の通り構成されているので、次に記載する
効果を奏する. 請求項1の半導体装置においては、プリント基板の中央
部にICチップを搭載する収納部を設け、その収納部の
周囲に前記■・C・チップの電極に接続されるボンディ
ング用端子を形成し、更に該ボンディング用端子の夫々
に接続される外部端子電極を基板側面に形成して構成さ
れるICパッケージの複数を積層して構成したので、任
意数のICパッケージを積層することが可能になり、チ
ップオンボード(Chip On Bord)型の半導
体装置における高密度実装を容易に図ることができる.
請求項2及び請求項3の半導体装置においては、複数の
ICパッケージの積み重ね方向の各外部端子電極の相互
をリード端子によって接続するようにし、或いは、プリ
ント基板のボンディング川端子の外周部に、ダム部及び
位置合わせ用の突起を設けると共に、該突起の反対側に
凹部を設ける構成にしたので、複数のICパッケージの
積み重ね方向の各外部端子電極の相互をリード端子によ
って接続でき、基板相互の外部端子電極同志を簡単に接
続することが可能になり、低コスト化が図れる. 請求項4の半導体装置においては、ICチップの収納部
を前記プリント基板の中央部に貫通させて設けたので<
ICパッケージの薄型化が図れ、半導体装置の全体厚を
極限まで小さくすることができる.
直線上の電極)に接続するものとしたが、これに限らず
異なる列の電極に接続してもよい. 〔発明の効果〕 本発明は上記の通り構成されているので、次に記載する
効果を奏する. 請求項1の半導体装置においては、プリント基板の中央
部にICチップを搭載する収納部を設け、その収納部の
周囲に前記■・C・チップの電極に接続されるボンディ
ング用端子を形成し、更に該ボンディング用端子の夫々
に接続される外部端子電極を基板側面に形成して構成さ
れるICパッケージの複数を積層して構成したので、任
意数のICパッケージを積層することが可能になり、チ
ップオンボード(Chip On Bord)型の半導
体装置における高密度実装を容易に図ることができる.
請求項2及び請求項3の半導体装置においては、複数の
ICパッケージの積み重ね方向の各外部端子電極の相互
をリード端子によって接続するようにし、或いは、プリ
ント基板のボンディング川端子の外周部に、ダム部及び
位置合わせ用の突起を設けると共に、該突起の反対側に
凹部を設ける構成にしたので、複数のICパッケージの
積み重ね方向の各外部端子電極の相互をリード端子によ
って接続でき、基板相互の外部端子電極同志を簡単に接
続することが可能になり、低コスト化が図れる. 請求項4の半導体装置においては、ICチップの収納部
を前記プリント基板の中央部に貫通させて設けたので<
ICパッケージの薄型化が図れ、半導体装置の全体厚を
極限まで小さくすることができる.
第1図は本発明による半導体装置の一実施例を示す分解
斜視図、第2図はICパッケージに用いられる中空プリ
ント基板の一枚の詳細を示す斜視図、第3図は樹脂封止
後の状態を示す断面図、第4図は中空プリント基板にI
Cチップを搭載並びにボンディングを行なった状態を示
す斜視図、第5図は第4図の工程の後に樹脂封止を行な
った状態を示す斜視図、第6図は本発明の他の実施例を
示す中空プリント基板の斜視図、第7,図は従来の半導
体装置を示す平面図である。 1・・・中空プリント基板、2・・・ボンディング端子
、3・・・外部端子電極、4・・・配線、5・・・IC
チップ、6・・・ボンディングワイヤ、7・・・封止樹
脂、IOA〜10C・・・tCパッケージ、14・・・
ダム部、15・・・突起、16・・・凹部. 代理人 弁理士 弐 顕 次 郎′、・;<:“
2\、八.、゛ミ 第6図 第7図
斜視図、第2図はICパッケージに用いられる中空プリ
ント基板の一枚の詳細を示す斜視図、第3図は樹脂封止
後の状態を示す断面図、第4図は中空プリント基板にI
Cチップを搭載並びにボンディングを行なった状態を示
す斜視図、第5図は第4図の工程の後に樹脂封止を行な
った状態を示す斜視図、第6図は本発明の他の実施例を
示す中空プリント基板の斜視図、第7,図は従来の半導
体装置を示す平面図である。 1・・・中空プリント基板、2・・・ボンディング端子
、3・・・外部端子電極、4・・・配線、5・・・IC
チップ、6・・・ボンディングワイヤ、7・・・封止樹
脂、IOA〜10C・・・tCパッケージ、14・・・
ダム部、15・・・突起、16・・・凹部. 代理人 弁理士 弐 顕 次 郎′、・;<:“
2\、八.、゛ミ 第6図 第7図
Claims (5)
- (1)プリント基板にベアチップを搭載し、両者の電極
相互をボンディングによつて接続する半導体装置におい
て、前記プリント基板の中央部にICチップを搭載する
収納部を設け、その収納部の周囲に前記ICチップの電
極に接続されるボンディング用端子を形成し、更に該ボ
ンディング用端子の夫々に接続される外部端子電極を基
板側面に形成して構成されるICパッケージの複数を積
層したことを特徴とする半導体装置。 - (2)前記複数のICパッケージの積み重ね方向の各外
部端子電極の相互をリード端子によつて接続することを
特徴とする請求項(1)記載の半導体装置。 - (3)前記プリント基板のボンディング用端子の外周部
に、ダム部及び位置合わせ用の突起を設けると共に、該
突起の反対側に凹部を設けたことを特徴とする請求項(
1)記載の半導体装置。 - (4)前記収納部を前記プリント基板の中央部に貫通さ
せて設けたことを特徴とする請求項(1)記載の半導体
装置。 - (5)前記ICチップが、チップセレクト端子を有する
メモリICチップであることを特徴とする請求項(1)
記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1048551A JPH02229461A (ja) | 1989-03-02 | 1989-03-02 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1048551A JPH02229461A (ja) | 1989-03-02 | 1989-03-02 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02229461A true JPH02229461A (ja) | 1990-09-12 |
Family
ID=12806511
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1048551A Pending JPH02229461A (ja) | 1989-03-02 | 1989-03-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02229461A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06140738A (ja) * | 1991-03-12 | 1994-05-20 | Ibiden Co Ltd | リードレスチップキャリア |
US5384689A (en) * | 1993-12-20 | 1995-01-24 | Shen; Ming-Tung | Integrated circuit chip including superimposed upper and lower printed circuit boards |
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1989
- 1989-03-02 JP JP1048551A patent/JPH02229461A/ja active Pending
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