KR20040069392A - 적층형 반도체 멀티 칩 패키지 - Google Patents

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Abstract

본 발명은 적층형 반도체 멀티 칩 패키지에 관한 것으로, 특히, BGA 타입의 기판 또는 리드 프레임을 사용하는 반도체 패키지에 있어, 상기 기판 또는 리드 프레임의 다이본딩패드에 비전도성 접착부재를 개재하여 적어도 둘 이상의 반도체 다이를 지그재그 형태로 적층함으로써, 적층된 반도체다이들 간에 충분한 공간이 형성되므로, 돗팅장비나 제 2의 반도체 다이로 인한 도전성 와이어의 손상 및 단락없이 반도체 다이의 층수를 증가시킬 수 있으며, 이로 인해 패키지의 패킹 밀도를 증가시킬 수 있는 효과가 있다.

Description

적층형 반도체 멀티 칩 패키지{Stacked type semiconductor multichip package}
본 발명은 적층형 반도체 멀티 칩 패키지에 관한 것으로, 특히, 반도체 패키지 내에 적어도 둘 이상의 반도체 다이가 적층된 구조를 갖는 적층형 반도체 멀티칩 패키지에 관한 것이다.
최근, 반도체 패키지의 소형화, 고용량화 및 다기능화에 대한 요구가 증가함에 따라 그 크기가 작아지고 그 핀의 개수가 증가하는 추세에 있으며, 쓰루 홀(Through Hole) 타입에서 표면실장(Surface Mount) 타입으로 변화되고 있다. 또한, 반도체 패키지는 하우징 내부에서 외부로 전기적 통로를 제공하기 위해 다양한 형태의 리드들을 고용하고 있다.
이러한 반도체 패키지는 실장 및 리드의 형태에 따라 여러 가지 유형으로 구분되는 데, 그 대표적인 예로는 DIP, SOP, SSOP, TSOP, SOJ, QFP, PLCC-Square, PLCC-Rectangular, BGA 및 BLP 등이 있다.
또한, 고용량의 반도체 모듈을 제공하기 위한 연구의 일환으로 반도체 멀티 칩 패키지가 개발 되었다. 여기서, 반도체 멀티 칩 패키지는 단일 패키지 내에 적어도 둘 이상의 반도체 다이가 결합된 것을 의미하며, 반도체 다이의 결합 형태에 따라 사이드-바이-사이드(side-by-side) 타입과 스택(stack) 타입 등으로 구분된다. 사이드-바이-사이드(side-by-side) 타입에서는 반도체 다이가 다이본딩패드에 서로 이웃하도록 배열되고, 스택(stack) 타입에서는 반도체 다이가 다이본딩패드의 상부에 연이어 적층된다.
도 1은 BGA(Ball Grid Array) 패키지 방식을 채용한 종래의 적층형 반도체 멀티 칩 패키지의 구조를 나타낸 단면도이다.
종래의 적층형 반도체 멀티 칩 패키지는 기판(10)과, 활성면과 비활성면을 갖고 접착부재(12,16)를 개재하여 기판(10)에 적층되는 반도체 다이(14,18)를 구비한다.
기판(10) 상면의 중심부에는 반도체 다이(14,18)를 탑재하기 위한 다이본딩패드(미도시)가 형성되고, 그 상면의 양측 엣지부를 따라 복수의 와이어 본딩패드(P1)가 형성된다.
반도체 다이(14)는 접착부재(12)를 개재하여 상기 다이본딩패드(미도시)에 탑재되며, 그 활성면의 양측 엣지부를 따라 복수의 와이어 본딩패드(P2)가 형성된다. 반도체 다이(18)는 접착부재(16)을 개재하여 반도체 다이(14)의 상부에 탑재되며, 그 활성면의 양측 엣지부를 따라 복수의 와이어 본딩패드(P3)가 형성된다. 복수의 와이어 본딩패드(P1)는 복수의 도전성 와이어(20,22)에 의해 복수의 와이어 본딩패드(P2,P3)에 대응하여 전기적으로 결합된다. 여기서, 반도체 다이(14)와 반도체 다이(18)는 SRAM 또는 DRAM과 같은 메모리 칩으로서, 동일한 크기를 갖는다.
그리고, 외부환경 즉, 외부의 물리적 손상 및 부식 등으로부터 반도체 다이(14,18)와 복수의 도전성 와이어(20,22)를 보호하기 위해 기판(10)의 전면에 봉지제(24)가 형성된다. 봉지제(22)는 반도체 다이(14,18)과 복수의 도전성 와이어(20,22)가 결합된 기판(10)의 상부를 에폭시 몰딩 컴파운드로 몰딩하여 패키지 형태로 성형함에 의해 형성된다.
그리고, 기판(10)의 하부면에는 어레이 타입으로 소정 간격 이격된 복수의 와이어 본딩패드(P4)가 형성되며, 외부와의 전기적 연결을 위해 복수의 와이어 본딩패드(P4)에 복수의 솔더볼 어레이(26)가 결합된다.
상기와 같이 구성된 종래의 적층형 반도체 멀티 칩 패키지의 제조방법을 간략하게 설명하면, 먼저, 기판(10)의 다이본딩패드(미도시)에 접착부재(12)를 도포한 후 그 위에 반도체 다이(14)를 탑재한다.
그 다음, 첫 번째 와이어 본딩 공정을 수행함에 따라 복수의 도전성 와이어(20)로 반도체 다이(14)의 상면에 형성된 복수의 와이어 본딩패드(P2)와 기판(10)에 형성된 와이어 본딩패드(P1)를 결합시킨다.
그 다음, 반도체 다이(14)의 다이본딩패드(미도시)에 접착부재(16)를 도포한 후 그 위에 반도체 다이(18)를 탑재한다. 이 때, 반도체 다이(18)는 반도체 다이(14)에 얼라인 된다.
그 다음, 두 번째 와이어 본딩 공정을 수행함에 따라 복수의 도전성 와이어(22)에 의해 반도체 다이(18)의 활성면에 형성된 복수의 와이어 본딩패드(P3)와 기판(10)에 형성된 와이어 본딩패드(P1)를 전기적으로 연결한다.
이와 같이 반도체 다이 탑재 공정과 와이어 본딩 공정이 완료되면, 기판(10) 상부에 형성된 결과물의 전면을 에폭시 몰딩 컴파운드 재질의 봉지제(22)로 몰딩하여 패키지 형태로 성형한다.
상술한 바와 같은 종래의 적층형 반도체 멀티 칩 패키지에서는 반도체 다이(18)를 탑재하는 과정에서 복수의 도전성 와이어(20)가 반도체 다이(18)에 의해 손상받지 않고, 또한 반도체 다이(18)에 단락되지 않도록 하기 위해 반도체 다이(14)와 반도체 다이(18)간에 충분한 간격(S)이 요구된다.
이를 위해, 종래의 적층형 반도체 멀티 칩 패키지에서는 접착부재(16)로서 기존의 접착제에 스페이서(Spacer)가 들어가 있는 스페이서 접착제를 사용하고 있다. 그런데, 이는 기존의 접착제에 비해 2배 이상의 높은 비용이 들게 하므로, 패키지 제조비용을 증가시키는 원인으로 작용한다.
또한, 종래의 적층형 반도체 멀티 칩 패키지에서는 반도체 다이(18)를 탑재할 시 접착제를 돗팅(dotting)하는 과정에서 돗팅 장비에 의해 첫 번째 복수의 도전성 와이어(20)가 손상을 받거나 반도체 다이(18)에 의해 첫 번째 복수의 도전성 와이어(20)가 손상을 입을 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위해 BGA 타입의 기판을 사용하는 반도체 패키지 또는 리드 프레임을 반도체 다이 탑재수단으로 사용하는 반도체 패키지에 있어 상기 반도체 다이 탑재수단에 적어도 둘 이상의 반도체 다이를 지그재그 형태로 적층함으로써, 와이어의 손상 및 단락을 방지하는 적층형 반도체 멀티 칩 패키지 및 그 제조방법을 제공하는 데 있다.
도 1은 종래의 적층형 반도체 멀티 칩 패키지의 구조를 나타낸 단면도.
도 2는 본 발명의 일실시예에 따른 적층형 반도체 멀티 칩 패키지의 구조를 나타낸 단면도.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 적층형 반도체 멀티 칩 패키지의 제조공정을 설명하기 위한 단면도.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 적층형 반도체 멀티 칩 패키지의 와이어 본딩예를 나타낸 단면도.
도 5는 본 발명의 일실예에 따른 적층형 반도체 멀티 칩 패키지의 변형예를 나타낸 단면도.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 멀티 칩 패키지는 다이본딩패드와 복수의 제 1와이어 본딩패드를 갖는 반도체 다이 탑재수단과, 활성면과 비활성면을 갖고, 상기 활성면에 복수의 제 2와이어 본딩패드가 형성되며, 접착부재를 개재하여 상기 다이본딩 패드에 적층되는 적어도 둘 이상의 반도체 다이와, 상기 복수의 제 1와이어 본딩패드와 상기 복수의 제 2와이어 본딩패드를전기적으로 연결하기 위한 복수의 도전성 와이어를 구비하며,
상기 적어도 둘 이상의 반도체 다이를 상기 다이본딩패드에 지그재그 형태로 적층하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2는 본 발명의 일실시예에 따른 적층형 반도체 멀티 칩 패키지의 구조를 나타낸 단면도이다.
본 발명의 일실시예에 따른 적층형 반도체 멀티 칩 패키지는 기판(100)과, 활성면과 비활성면을 갖고 접착부재(102,106)를 개재하여 기판(100)의 상부에 지그재그 형태로 적층되는 반도체 다이(104,108)를 구비한다.
기판(100)의 상면의 중심부에는 반도체 다이(104)를 탑재하기 위해 다이본딩패드(미도시)가 형성되고, 그 상면의 양측 엣지부를 따라 복수의 와이어 본딩패드(P1)가 형성된다.
반도체 다이(104)는 접착부재(102)를 개재하여 상기 다이본딩패드(미도시)에 탑재되며, 그 활성면의 일측 엣지부를 따라 복수의 와이어 본딩패드(P2)가 형성된다. 반도체 다이(108)는 접착부재(106)를 개재하여 반도체 다이(104)의 활성면에 지그재그 형태로 탑재되며, 그 활성면의 일측 엣지부를 따라 복수의 와이어 본딩패드(P3)가 형성된다.
복수의 와이어 본딩패드(P1)는 복수의 도전성 와이어(110,112)에 의해 복수의 와이어 본딩패드(P2,P3)에 전기적으로 연결된다. 본 발명의 일실시예에 따라 복수의 와이어 본딩패드(P2,P3)는 엣지 본딩을 위해 해당 반도체 다이 활성면에 있어 엣지부를 따라 형성되며 서로 대향하는 엣지부에 형성된다. 보다 상세하게, 복수의 와이어 본딩패드(P2)는 반도체 다이(104)에 있어 좌측 활성면의 엣지부에 형성되고, 복수의 와이어 본딩패드(P3)는 반도체 다이(108)에 있어 우측 활성면의 엣지부에 형성된다.
본 발명의 일실시예에 따라 반도체 다이(108)는 반도체 다이(104)와 동일한 크기를 갖는 것이 바람직하다. 또한, 반도체 다이(108)는 반도체 다이(14)보다 작은 크기를 가질 수 있다.
본 발명의 일실시예에 따라 기판(100)에는 반도체 다이(104,108)로서 서로 같은 종류의 메모리 칩이 적층되는 것이 바람직하지만, 서로 다른 종류의 메모리 칩이 적층될 수도 있다. 예컨대, 같은 종류의 메모리 칩인 경우 DRAM 칩과 SRAM 칩 중 하나를 기판(100)에 탑재할 수 있으며, 서로 다른 종류의 메모리 칩인 경우 DRAM 칩과 SRAM 칩을 순서에 관계없이 기판(100)에 탑재할 수 있다.
본 발명의 일실시예에 따라 접착부재(102,106)로는 비전도성을 갖는 테이프 및 수지 타입 중 하나의 접착제를 사용하며, 이 접착제는 5㎛이상의 두께를 갖는 것이 바람직하다.
그리고, 외부환경 즉, 외부의 물리적 손상 및 부식 등으로부터 반도체 다이(104,108)와 복수의 도전성 와이어(110,112)를 보호하기 위해 기판(100)의 전면에는 에폭시 몰딩 컴파운드 재질의 봉지제(114)가 형성된다.
그리고, 기판(100)의 하부면에는 어레이 타입으로 소정 간격 이격된 복수의 제 4와이어 본딩패드(P4)가 형성되며, 복수의 와이어 본딩패드(P4)에는 복수의 솔더볼 어레이(116)가 결합된다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 적층형 반도체 멀티 칩 패키지의 제조공정을 설명하기 위한 단면도이다.
상기와 같이 구성된 본 발명의 일실시예에 따른 적층형 반도체 멀티 칩 패키지의 제조방법을 도 3a 내지 도 3e를 참조하여 설명하면 다음과 같다.
먼저, 도 3a에 나타낸 바와 같이, 돗팅 장비(dot zig)에 의해 기판(100)의 다이본딩패드(미도시)에 접착부재(102)를 도포한 후 접착부재(102) 위에 반도체 다이(104)를 올려놓고 반도체 다이(104)를 기판(100)에 접착시킨다. 이때, 접착부재(102)와 반도체 다이(104)의 접착력을 최적화시킬 수 있도록 적정한 범위의 열, 압력 및 초음파가 적용된다.
그 다음, 도 3b에 나타낸 바와 같이, 돗팅 장비(dot zig)에 의해 복수의 제 2와이어 본딩패드(P2)가 형성된 영역을 제외한 반도체 다이(104) 활성면의 소정영역에 접착부재(106)를 도포한 후 접착부재(104) 위에 반도체 다이(108)를 지그재그 형태로 즉, 엇갈리게 올려놓고 반도체 다이(108)의 비활성면을 반도체 다이(104)에 접착시킨다. 이때, 접착부재(104)와 반도체 다이(108)의 접착력을 최적화시킬 수 있도록 적정한 범위의 열, 압력 및 초음파가 적용된다.
그 다음, 도 3c에 나타낸 바와 같이, 와이어 본딩 공정을 수행함에 따라 복수의 도전성 와이어(110, 112)를 기판(10)에 형성된 복수의 와이어 본딩패드(P1)중 해당 패드에 전기적으로 결합시킨다.
따라서, 본 발명의 일실시예에서는 한번의 와이어 본딩 공정에 의해서 기판에 탑재된 모든 반도체 다이의 와이어 본딩이 가능하게 된다.
이와 같이 반도체 다이 탑재 공정과 와이어 본딩 공정이 완료되면, 도 3d에 나타낸 바와 같이, 기판(100) 상부에 형성된 결과물의 전면을 에폭시 몰딩 컴파운드로 몰딩한 후 충분히 높은 온도에서 상기 에폭시 몰딩 컴파운드를 경화함에 의해 봉지제(114)를 형성한다. 이렇게 형성된 봉지제(114)의 상면은 마킹 공정에서 X-Ray 등을 통해 마킹된다.
그 다음, 도 3e에 나타낸 바와 같이, 기판(100)의 하부면에 형성된 복수의 제 4와이어 본딩패드(P4)에 외부와의 전기적 연결을 위한 복수의 솔더볼 어레이(116)를 결합시킨다.
그 다음, 오븐에 솔더볼 어레이(116)가 접착된 기판(100)을 리플로우시키고, 솔더볼 어레이(116)를 결합시키기 위해 사용한 플럭스(flux)를 클리닝한 후 절단(Sawing) 장비를 이용하여 개개의 패키지를 만든다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 적층형 반도체 멀티 칩 패키지의 다양한 와이어 본딩 예를 나타낸 단면도이다.
도 4a에 나타낸 하나의 본딩 예에서는 엣지 와이어 본딩을 위해 반도체 다이(108) 활성면의 양측 엣지부를 따라 복수의 와이어 본딩패드(P3,P3')가 형성되고, 전술한 와이어 본딩 공정에서 복수의 본딩 와이어(112)에 의해 복수의 와이어 본딩패드(P3,P3')가 복수의 와이어 본딩패드(P1) 중 해당 패드에 전기적으로 결합된다.
도 4b에 나타낸 다른 본딩 예에서는 센터 와이어 본딩을 위해 반도체 다이(108) 활성면의 중심부를 따라 복수의 와이어 본딩패드(P3)가 형성되고, 전술한 와이어 본딩 공정에서 복수의 도전성 와이어(112)에 의해 복수의 와이어 본딩패드(P3)가 복수의 와이어 본딩패드(P1) 중 해당 패드에 결합된다.
도 5는 본 발명의 일실시예에 따른 적층형 반도체 멀티 칩 패키지의 변형예를 나타낸 단면도로서, 도시된 바와 같이, 세 개의 반도체 다이가 지그재그 형태로 적층된다.
상기 적층형 반도체 멀티 칩 패키지의 변형예는 반도체 다이를 탑재하기 위해 상면의 중심부에 다이본딩패드(미도시)가 형성되고, 상기 상면의 양측 엣지부를 따라 복수의 와이어 본딩패드(P1)가 형성된 기판(200)과, 복수의 와이어 본딩패드(P2)를 갖고, 접착부재(202)를 개재하여 상기 다이본딩패드(미도시)에 탑재된 반도체 다이(204)와, 복수의 와이어 본딩패드(P3)접착부재(206)를 개재하여 반도체 다이(204)의 상부에 지그재그 형태로 탑재된 반도체 다이(208)와, 복수의 와이어 본딩패드(P4)를 갖고 접착부재(210)를 개재하여 반도체 다이(208)의 상부에 지그재그 형태로 탑재된 반도체 다이(212)와, 복수의 와이어 본딩패드(P2,P3,P4)를 복수의 와이어 본딩패드(P1)에 각각이 결합시키는 복수의 도전성 와이어(214,216,218)와, 외부의 환경으로부터 반도체 다이(204,208,212)와 복수의 도전성 와이어(214,216,218)를 보호하기 위한 봉지제(220)로 이루어져 있다.
본 발명의 변형예에 따라 복수의 와이어 본딩패드(P2,P3,P4)는 엣지 본딩을위해 해당 반도체 다이의 엣지부를 따라 형성되며, 서로 대향되는 엣지부에 형성된다. 보다 상세하게, 복수의 와이어 본딩패드(P2)는 반도체 다이(204)의 활성면에 있어 좌측 엣지부에 형성되고, 복수의 와이어 본딩패드(P3)는 반도체 다이(208)의 활성면에 있어 우측 엣지부에 형성되고, 복수의 와이어 본딩패드(P4)는 반도체 다이(212)의 좌측 엣지부에 형성된다.
한편, 본 발명의 변형예에 따라 반도체 다이(204,208,212)는 서로 동일한 크기를 갖는 것이 바람직하지만, 반도체 다이(208)는 반도체 다이(204)보다 작은 크기를 가질 수 있고, 또한 반도체 다이(212)는 반도체 다이(208)보다 작은 크기를 가질 수 있다.
한편, 본 발명의 변형예 따라 기판(200)에는 반도체 다이(204,208,212)로서 서로 같은 종류의 메모리 칩이 적층되는 것이 바람직하지만, 서로 다른 종류의 메모리 칩이 적층될 수도 있다. 예컨대, 같은 종류의 메모리 칩인 경우 DRAM 칩과 SRAM 칩 중 하나를 기판(200)에 탑재할 수 있으며, 서로 다른 종류의 메모리 칩인 경우 DRAM 칩과 SRAM 칩을 순서에 관계없이 기판(200)에 탑재할 수 있다.
본 발명의 변형예에 따라 접착부재(206,208,210)로는 비전도성을 갖는 테이프 및 수지 타입 중 하나의 접착제를 사용하며, 이 접착제는 5㎛이상의 두께를 갖는 것이 바람직하다.
봉지제(114)로는 에폭시 몰딩 컴파운드를 사용하며, 이것에 의해 반도체 다이(204,208,212)와 복수의 도전성 와이어(214,216,218)가 결합된 기판(200)의 상부를 몰딩하여 패키지 형태로 성형한다.
그리고, 기판(200)의 하부면에는 어레이 패턴으로 소정 간격 이격된 복수의 제 5와이어 본딩패드(P5)가 형성되며, 복수의 제 5와이어 본딩패드(P5)에는 복수의 솔더볼 어레이(222)가 결합된다.
상기 변형예는 반도체 다이를 하나 더 적층하였다는 점에 있어 상기 일실시예와 다르며, 그 제조방법은 상기 본 발명의 일실시예로부터 용이하게 이해될 수 있으므로, 이하 그 상세한 설명은 생략하기로 한다.
한편, 본 발명의 다른 실시예는 쓰루 홀(Through Hole) 타입 및 표면실장(Surface Mount) 타입의 패키지에 적용되는 리드 프레임에 적어도 하나 이상의 반도체 다이를 지그재그 형태로 적층하는 데 특징이 있는 것으로서, BGA(Ball Grid Array) 패키지 타입의 기판 대신에 리드 프레임을 사용하였다는 점에서 상기 본 발명의 일실시예와 다르며, 그 구성 및 제조방법은 상기 본 발명의 일실시예로부터 용이하게 이해될 수 있으므로, 이하 그 상세한 설명은 생략하기로 한다.
상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
상술한 바와 같이, 본 발명은 BGA 타입의 기판을 사용하는 반도체 패키지 또는 리드 프레임을 반도체 다이 탑재수단으로 사용하는 반도체 패키지에 있어, 상기탑재수단에 적어도 둘 이상의 반도체 다이를 적층함에 따라 적층된 반도체 다이들 간에 충분한 공간을 형성할 수 있으므로, 돗팅장비나 제 2의 반도체 다이로 인한 도전성 와이어의 손상 및 단락이 없이 반도체 다이의 층수를 증가시킬 수 있으며, 이로 인해 패키지의 패킹 밀도를 증가시킬 수 있는 효과가 있다.
또한, 본 발명은 와이어 본딩 공정이 한번으로 줄어들고, 접착제의 돗팅 면적이 감소로 인해 접착제의 사용량이 줄어들게 되므로, 제조비용을 절감할 수 있는 다른 효과가 있다.

Claims (11)

  1. 다이본딩패드와 복수의 제 1와이어 본딩패드를 갖는 반도체 다이 탑재수단과, 활성면과 비활성면을 갖고, 상기 활성면에 복수의 제 2와이어 본딩패드가 형성되며, 접착부재를 개재하여 상기 다이본딩 패드에 적층되는 적어도 둘 이상의 반도체 다이와, 상기 복수의 제 1와이어 본딩패드와 상기 복수의 제 2와이어 본딩패드를 전기적으로 연결하기 위한 복수의 도전성 와이어를 구비하며,
    상기 적어도 둘 이상의 반도체 다이를 상기 다이본딩패드에 지그재그 형태로 적층하는 것을 특징으로 하는 적층형 반도체 멀티 칩 패키지.
  2. 제 1 항에 있어서,
    상기 복수의 제 2와이어 본딩패드는 상기 적어도 둘 이상의 반도체 다이 활성면의 일측 엣지부를 따라 형성되며, 상기 적어도 둘 이상의 반도체 다이 중 상호 인접한 반도체 다이에 있어 서로 대향하는 엣지부에 형성되는 것을 특징으로 하는 적층형 반도체 멀티 칩 패키지.
  3. 제 2 항에 있어서,
    상기 복수의 제 2와이어 본딩패드는 단일 와이어 본딩 공정에 의해 복수의 제 1와이어 본딩패드에 전기적으로 연결되는 것을 특징으로 하는 적층형 반도체 멀티 칩 패키지.
  4. 제 1 항에 있어서,
    상기 적어도 둘 이상의 반도체 다이는 동일 크기를 갖는 것을 특징으로 하는 적층형 반도체 멀티 칩 패키지.
  5. 제 1 항에 있어서,
    상기 적어도 둘 이상의 반도체 다이는 서로 같은 종류의 메모리 칩으로서 DRAM 칩 및 SRAM 칩 중 하나인 것을 특징으로 하는 적층형 반도체 멀티 칩 패키지.
  6. 제 1 항에 있어서,
    상기 적어도 둘 이상의 반도체 다이는 서로 다른 종류의 메모리 칩으로서 하나는 DRAM 칩이고 다른 하나는 SRAM 칩인 것을 특징으로 하는 적층형 반도체 멀티 칩 패키지.
  7. 제 1 항에 있어서,
    상기 접착부재로는 비전도성을 갖는 테이프 및 수지 타입 중 하나의 접착제를 사용하며, 상기 접착제는 5㎛이상의 두께를 갖는 것을 특징으로 하는 적층형 반도체 멀티 칩 패키지.
  8. 제 1 항에 있어서,
    상기 적어도 둘 이상의 반도체 다이 중 최상부 반도체 다이의 와이어 본딩패드는 상기 최상부 반도체 다이 활성면의 양측 엣지부를 따라 형성되는 것을 특징으로 하는 적층형 반도체 멀티 칩 패키지.
  9. 제 1 항에 있어서,
    상기 적어도 둘 이상의 반도체 다이 중 최상부 반도체 다이의 와이어 본딩패드는 상기 최상부 반도체 다이 활성면의 중심부를 따라 형성되는 것을 특징으로 하는 적층형 반도체 멀티 칩 패키지.
  10. 제 1 항에 있어서,
    상기 반도체 다이 탑재수단은 상기 적어도 둘 이상의 반도체 다이를 탑재하기 위한 볼 그리드 어레이 기판인 것을 특징으로 하는 적층형 반도체 멀티 칩 패키지.
  11. 제 1 항에 있어서,
    상기 반도체 다이탑재수단은 상기 적어도 둘 이상의 반도체 다이를 탑재하기 위한 리드프레임인 것을 특징으로 하는 적층형 반도체 멀티 칩 패키지.
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