KR20040014156A - 반도체장치 - Google Patents

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KR20040014156A
KR20040014156A KR1020030022731A KR20030022731A KR20040014156A KR 20040014156 A KR20040014156 A KR 20040014156A KR 1020030022731 A KR1020030022731 A KR 1020030022731A KR 20030022731 A KR20030022731 A KR 20030022731A KR 20040014156 A KR20040014156 A KR 20040014156A
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semiconductor
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semiconductor device
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미치이카즈나리
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미쓰비시덴키 가부시키가이샤
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Abstract

2 이상의 반도체칩을 적층하여 탑재하는 반도체장치에 있어서, 상단과 하단에 동일한 사이즈나 동일한 종류의 반도체칩을 적층할 수 있도록 한다. 반도체장치에 있어서, 기판과, 기판에 구비되고, 외부의 전극과 전기적으로 접속하기 위한 외부전극단자와, 기판의 위쪽에 놓이며, 주표면에 복수의 전극패드가 배치된 제1 반도체칩과, 제1 반도체칩의 위쪽에 놓여, 주표면에 복수의 전극패드가 배치된 제2 반도체칩과, 전극패드와, 외부전극단자를 접속하는 접속선을 구비한다. 또한, 제1 반도체칩의 주표면의 일부분과, 제2 반도체칩의 주표면과 반대측의 면의 일부분이 대향하고, 또한, 제1 반도체칩의 전극노드에, 제2 반도체칩이 겹치지 않도록, 제1, 제2 반도체칩을 엇갈리게 하여 배치한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것이다. 더 구체적으로는, 반도체장치 내에, 반도체칩이 2단 이상으로 적층하여 탑재되어 있는 반도체장치에 관한 것이다.
도 5는, 종래의 반도체장치를 설명하기 위한 단면 모식도이다. 또한, 도 6은, 종래의 반도체장치를 설명하기 위한 일부 투시도를 포함하는 상면 모식도이다. 또한, 도 7은, 종래의 대표적인 메모리인 DRAM의 구성을 설명하기 위한 모식도이다.
도 5에 나타낸 바와 같이, 반도체장치 300에서는, 기판(42) 상에 하단 반도체칩(44)이 탑재되고, 또한, 하단 반도체칩(44)의 중앙부에, 상단 반도체칩(46)이 탑재되어 있다.
기판(42)의 배면에는 땜납 볼(50)이 형성되어 있다. 한편, 도 6에 나타낸 바와 같이, 반도체칩(44, 46)의 외주변에 따라, 각각, 본딩패드(52, 54)가 사각형으로 배열되어 있다. 또한, 도 5, 도 6에 나타낸 바와 같이, 본딩패드(52, 54)에는, 각각, 와이어(56, 58)의 일단이 접속되고, 와이어(56, 58)의 타단은, 땜납 볼(50)에 접속되어 있다.
전술한 바와 같이, 각 반도체칩(44, 46)에서는, 그 외주변에 따라, 본딩패드(52, 54)가 사각형으로 배열되어 있다. 이와 같은 반도체칩(44, 46)을, 반도체장치 300과 같이 2단으로 적층하여 탑재하는 경우, 하단에 배치되는 하단 반도체칩(44)의 본딩패드(52)에는, 와이어(56)를 접속할 필요가 있고, 따라서, 본딩패드(52) 0상에, 상단 반도체칩(46)이 겹치지 않도록 할 필요가 있다. 이 때문에, 상단 반도체칩(46)을, 하단 반도체칩(44)보다, 본딩패드(52)의 배열공간만큼 작게 하지 않으면 안된다.
따라서, 반도체장치(300)와 같은 구성의 경우, 하단 반도체칩과, 상단 반도체칩과는, 동일한 것, 혹은, 동일 사이즈인 것으로 할 수 없다. 즉, 반도체장치 내에 동일 사이즈의 메모리 IC를 2단 혹은, 복수단에 탑재할 수 없고, 상단의 반도체칩의 사이즈는 제한되기 때문에, 메모리 IC의 용량 업도 제한되게 된다.
또한, 도 7에 나타낸 바와 같이, 종래의 대표적인 메모리인 DRAM에 탑재되는 반도체칩(60)은, 그 중앙부분에 일렬로 본딩패드(62)가 배치되어 있는 경우가 많다. 이러한 경우에는, 반도체칩(60)의 상부에, 또, 동일한 반도체칩을 겹치게 하고자 하면, 본딩패드(62) 상에 상단의 반도체칩이 겹쳐져 버린다. 따라서, 이와 같은 반도체칩을 탑재하는 경우에는, 반도체칩을 복수단으로 겹쳐 탑재할 수 없다.
따라서, 본 발명은, 전술한 바와 같은 문제를 해결하여, 반도체장치의 소형화를 도모하면서, 메모리 용량을 크게 하기 위해, 반도체칩을 고밀도로 실장할 수 있는 반도체장치를 제안하는 것이다.
도 1은 발명의 실시예 1에서의 반도체장치를 설명하기 위한 단면 모식도이다.
도 2는 본 발명의 실시예에서의 반도체장치에 탑재된 반도체칩의 탑재상태를 설명하기 위한 상면으로부터의 투시도이다.
도 3은 본 발명의 실시예 2에서의 반도체장치를 설명하기 위한 단면 모식도이다.
도 4는 본 발명의 실시예 2에서의 반도체장치에 탑재된 반도체칩의 적층상태를 설명하기 위한 상면으로부터의 투시도이다.
도 5는 종래의 반도체장치를 설명하기 위한 단면 모식도이다.
도 6은 종래의 반도체장치를 설명하기 위한 상면으로부터의 투시도이다.
도 7은 종래의 대표적인 메모리인 DRAM의 구성을 설명하기 위한 모식도이다.
*도면의 주요부분에 대한 부호의 설명
100, 300, 300 : 반도체장치2 : 기판
4 : 하단 반도체칩6 : 상단 반도체칩
8 : 더미칩10, 12 : 와이어
14 : 합성수지16 : 땜납 볼
18 : 리드20, 22, 24, 26 : 다이본딩재
28, 30 : 본딩패드32 : 상단 반도체칩
34 : 와이어36 : 다이본딩재
38 : 본딩패드42 : 기판
44 : 하단 반도체칩46 : 상단 반도체칩
50 : 땜납 볼52, 54 : 본딩패드
56, 58 : 와이어60 : 반도체칩
62 : 본딩패드
본 발명의 반도체장치는, 상기 기판에 구비되고, 외부의 전극과 전기적으로 접속하기 위한 외부전극단자와,
상기 기판의 위쪽에 놓이고, 주표면에 복수의 전극노드가 배치된 제1 반도체칩과,
상기 제1 반도체칩의 위쪽에 놓이고, 주표면에 복수의 전극노드가 배치된 제2 반도체칩과,
상기 전극패드와, 상기 외부전극단자를 접속하는 접속선을 구비하고,
상기 제1 반도체칩의 주표면의 일부분과, 상기 제2 반도체칩의 주표면과 반대측의 면의 일부분이 대향하며, 또한, 상기 제1 반도체칩의 전극패드에, 상기 제2 반도체칩이 겹치지 않도록, 상기 제1, 제2 반도체칩을 엇갈리게 하여 배치한 것이다.
또한, 본 발명의 반도체장치는, 상기 제1 반도체칩의 상기 전극패드가, 상기 제1 반도체칩이 대향하는 2변에 평행한 일방향으로 1열로 배치되고,
상기 제2 반도체칩은, 상기 제1 반도체칩의 상기 대향하는 2변 중 1변과, 상기 1열로 배치된 전극패드와의 사이에 겹쳐지는 것이다.
또한, 본 발명의 반도체장치는, 상기 제2 반도체칩 아래쪽의, 상기 제1 반도체칩과 겹쳐져 있지 않은 부분에, 상기 제1 반도체칩과 동일한 높이의 더미칩을 구비하는 것이다.
또한, 본 발명의 반도체장치는, 상기 제1 반도체칩과, 상기 제2 반도체칩은, 동일한 크기의 것이다.
[발명의 실시예]
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 또한, 각 도면에서, 동일 또는 해당하는 부분에는 동일부호를 부착하여 그 설명을 간략화 없이 생략한다.
(실시예 1)
도 1은, 본 발명의 실시예 1에서의 반도체장치 100을 설명하기 위한 단면 모식도이다. 또한, 도 2는, 반도체장치(100)에 탑재된 반도체칩(4, 6)의 탑재상태를 설명하기 위한 상면으로부터의 투시도이다.
도 1에 나타낸 바와 같이, 반도체장치(100)는, 기판(2), 하단 반도체칩(4),상단 반도체칩(6), 더미칩(8), 와이어(10, 12) 및 합성수지(14)를 포함하여 구성된다. 구체적으로는, 기판(2) 상에, 하단 반도체칩(4) 및 더미칩(8)이 탑재되고, 하단 반도체칩(4) 및 더미칩(8)의 상부에는, 상단 반도체칩(6)이 탑재되어 있다. 또한, 상하의 반도체칩(4, 6)과 기판(2)과의 사이에 각각, 와이어(10, 12)가 접속되어 있다. 이 상태에서, 합성수지(14)로, 수지밀봉되어, 반도체장치(100)가 구성되어 있다. 또한, 이 실시예 1에서는, 하단 반도체칩(4)과 상단 반도체칩(6)과는, 동일 사이즈의 동일한 칩이다. 또한, 하단 반도체칩(4)과, 더미칩(8)과는 동일한 높이를 갖는다.
기판(2)의 배면에는, 땜납 볼(16)이 형성되어 있다. 땜납 볼(16)은, 외부의 전극과 접속하기 위한 단자로서 사용되는 것이다. 기판(2) 배면의 땜납 볼(16)과 접하고 있는 부분에는, 각각, 기판(2)의 표면에 관통하는 리드(18)가 설치되어 있다.
기판(2)의 표면의 일부에는, 다이본딩재 20을 통해, 하단 반도체칩(4)이 탑재되어 있다. 또한, 기판(2)의 다른 부분에는, 하단 반도체칩(4)과는, 간격을 둔 상태로, 다이본딩재 22를 통해 더미칩(8)이 접착되어 있다. 즉, 도 1에 나타내는 상태에서는, 기판(2)의 좌측에 하단 반도체칩(4)이 배치되고, 간격을 두고, 우측에, 더미칩(8)이 배치되어 있다. 또한, 여기서, 더미칩은 Si로 형성되어 있다.
또한, 하단 반도체칩(4)의 표면으로부터, 더미칩(8)의 표면에 걸쳐, 상단 반도체칩(6)이 다이본딩재(24, 26)를 통해 탑재되어 있다. 즉, 상단 반도체칩(6)과 하단 반도체칩(4) 표면이 접하는 부분은, 다이본딩재 24에 의해 접착되어 있다. 또한, 상단 반도체칩(6)과, 더미칩(8) 표면이 접하는 부분은, 다이본딩재 26에 의해 접착되어 있다.
도 2에 나타낸 바와 같이, 본딩패드 28은, 하단 반도체칩(4) 표면의 중앙을 통해, 또한, 하단 반도체칩(4)이 대향하는 2변에 평행한 방향으로 일렬로 배치되어 있다. 또한, 본딩패드 30은, 상단 반도체칩(6) 표면의, 중앙에 1열로 배치되어 있다.
도 1, 2에 나타낸 바와 같이, 상단 반도체칩(6)은, 하단 반도체칩(4)의 중앙에 배치된 본딩패드 28에 의해 2개로 구분되는 부분 중, 한쪽 부분에만 다이본딩재 24를 통해 접착되어 있다. 한편, 상단 반도체칩(6)은, 더미칩(8) 상에도, 다이본딩재 26을 통해 접착되어 있다.
즉, 도 1, 2에 나타내는 상태에서는, 하단 반도체칩(4)은, 중앙에 배치된 본딩패드(28)에 의해, 좌우 2개의 부분으로 구분되어 있다. 상단 반도체칩(6)의 배면의 좌측은, 하단 반도체칩(4)의 우측 부분에만 접착되어 있다. 또한, 상단 반도체칩(6)의 배면의 우측은, 다이본딩재 30에 의해 더미칩(8) 상에 접착되어 있다. 이와 같이 하여, 상단 반도체칩(6)은, 하단 반도체칩(4)과, 더미칩(8)에 의해 지지되어 있다.
각 와이어 10은, 일단에서, 하단 반도체칩(4)의 각 본딩패드 28에 접속되고, 타단에서 기판(2)의 표면의 리드(18)에 접속되어 있다. 와이어 10은, 본딩패드 28로 구획되는 2개의 부분 중, 상단 반도체칩(6)이 배치된 부분과는 반대측, 즉, 도 1, 2에서는 하단 반도체칩(4)의 좌측부분의 위쪽을 통하도록 하여 배치되어,리드(18)와 본딩패드(28)를 접속하고 있다.
각 와이어 12는, 일단에서, 상단 반도체칩(6)의 각 본딩패드 30에 접속되고, 타단에 있어서, 기판(2)의 리드(18)에 접속되어 있다. 와이어 12는, 상단 반도체칩(6)의, 본딩패드 30에 의해 구획되는 2개의 부분 중, 하단 반도체칩(4)과 접착되어 있는 측의 부분과는 반대측, 즉, 도 1, 2에서는 상단 반도체칩(6)의 우측부분의 위쪽을 통하도록 하여, 배치되어, 리드(18)와, 본딩패드(30)를 접속하고 있다.
이상의 설명한 바와 같이, 이 실시예 1에 의하면, 하단 반도체칩(4)과 상단 반도체칩(6)과는, 각각, 중심을 엇갈리게 하여, 상단 반도체칩(6)이, 하단 반도체칩(4)의 본딩패드(28)에 겹치지 않도록 배치되어 있다. 이와 같이 하면, 중앙에 본딩패드가 설치되어 있는 반도체칩을 사용하는 경우라도, 반도체칩을 2단 이상으로 겹치게 할 수 있다. 또한, 이 경우, 상하단에, 동일한 반도체칩을 겹치는 것도 할 수 있다. 따라서, 메모리용량이 크고, 또한 소형화한 반도체장치를 얻을 수 있다.
또한, 실시예 1에서는, 하단 반도체칩(4), 상단 반도체칩(6) 모두, 중앙에 본딩패드(28, 30)가 배치되어 있는 것에 대하여 설명하였다. 그러나, 본 발명은, 이것에 한정하는 것은 아니며, 중앙으로부터 엇갈린 위치에 본딩패드가 배치되어 있는 것이어도 된다. 이 경우에도 상단 반도체칩을 중심으로부터 엇갈리게 하여 겹치게 하면 되고, 또한, 필요에 따라, 상단 반도체칩과 하단 반도체칩이 겹치지 않은 부분에서는, 상단 반도체칩의 밑으로, 더미칩을 배치하여 지지하도록 하면 된다.
또한, 이 실시예에서는, 동일한 반도체칩을 겹치게 하는 경우에 대하여 설명하였지만, 본 발명은, 동일한 경우에 한정하는 것은 아니며, 다른 크기, 혹은, 다른 종류의 반도체칩을 겹치게 하는 것이어도 된다.
또한, 이 실시예에서는, 2단으로 반도체칩을 중첩한 경우에 대하여 설명하였다. 그러나, 본 발명은, 2단에 한정하지 않고, 복수단으로 반도체칩을 겹치게 한 것이어도 된다. 이 경우에도, 하단에 배치되는 반도체칩의 본딩패드에 겹치지 않도록, 반도체칩을 중앙으로부터 엇갈리게 한 방향으로 겹치게 하면 된다.
또한, 실시예 1에서는, 도면을 참조하여, 좌측에 하단 반도체칩(4), 우측에 더미칩(8)을 배치하고 있는 경우에 대하여 설명하였다. 그러나, 배치위치는, 이것에 한정하는 것은 아니며, 좌우 반대이어도, 또한, 상하에 배치되어 있어도 된다. 또한, 하단 반도체칩(4)과, 더미칩(8)과는, 간격을 두고 배치되어 있는 경우에 대하여 설명하였지만, 하단 반도체칩(4)과 더미칩과는, 접촉하도록 하여 배치되어 있는 것이어도 된다. 또한, 더미칩은 Si인 경우에 대하여 설명하였지만, 본 발명에서, 더미칩은 Si에 한정하는 것은 아니다.
(실시예 2)
도 3은, 본 발명의 실시예 2에서의 반도체장치 200을 설명하기 위한 단면 모식도이고, 도 4는, 반도체장치(200)에서의 반도체칩의 적층상태를 설명하기 위한 상면으로부터의 투시도이다.
반도체장치(200)는, 기판(2), 하단 반도체칩(4), 상단 반도체칩(32),와이어(10, 34) 및 합성수지(14)를 포함하여 형성된다.
도 3에 나타내는 반도체장치(200)는, 기판(2) 및 하단에 탑재되는 하단 반도체칩(4)에 대해서는, 실시예 1의 반도체장치(100)에서 설명한 것과 동일한 것이다. 그러나, 하단 반도체칩(4)의 상부에 탑재되는 상단 반도체칩(32)은, 하단 반도체칩(4)과는 크기가 다른 것이다.
또한, 도 4에 나타낸 바와 같이, 실시예 2에서도, 실시예 1과 같이, 하단 반도체칩(4)의 중앙부에는, 일렬로, 본딩패드 28이 배열되어 있다. 또한, 상단 반도체칩(32)의 중앙부에도, 일렬로, 본딩패드 38이 배열되어 있다.
또한, 도 3, 4에 나타낸 바와 같이, 상단 반도체칩(32)은, 하단 반도체칩(4)의 본딩패드(28)에 의해 구분되는 부분의 한 쪽에, 다이본딩재 36을 통해 접착되어 있다. 즉, 도 3, 4에 나타내는 상태에서는, 하단 반도체칩(4)의 좌측부분과, 상단 반도체칩(32)의 우측부분이, 다이본딩재에 의해 접착되어 있다.
또한, 각 와이어 34는, 일단에서, 상단 반도체칩(32)의 각 본딩패드 38에 접속되고, 타단에서, 기판(2)의 리드(18)에 접속되어 있다. 와이어 34는, 상단 반도체칩(32)의, 본딩패드 38에 의해 구획되는 2개의 부분 중, 하단 반도체칩(4)과 접착되어 있는 측의 부분과는 반대측, 즉, 도 3, 4에서는 상단 반도체칩(32)의 우측부분의 위쪽을 통하도록 하여 배치되고, 리드(18)와, 본딩패드 32를 접속하고 있다.
실시예 2에서, 상단 반도체칩(32)은, 하단 반도체칩(4)보다도 작다. 따라서, 하단 반도체칩(4)의 중앙에 배치된 본딩패드 20에 겹치지 않도록, 엇갈리게 한 상태로 반도체칩(32)을 배치해도, 반도체칩 30의 배면의, 하단 반도체칩(4)에 지지되어 있지 않은 부분은 작다. 이 때문에, 반도체장치(200)에서는, 반도체칩(32)의 아래쪽에 더미칩을 설치하고 있지 않다. 이와 같이 해도, 반도체칩(32)은, 충분한 강도로 하단 반도체칩(4)에 지지되어 있다.
그 밖의 부분은 실시예 1과 동일하므로, 설명을 생략한다.
이상과 같이 하면, 상단에 탑재하는 반도체칩이 작은 경우에는, 더미칩을 설치할 필요가 없고, 더미칩의 제조 등의 공정을 생략할 수 있다. 따라서, 반도체 제조의 처리속도를 올려, 또한, 반도체장치의 제조에 이러한 비용을 하강시킬 수 있다.
또한, 실시예 2에서는, 하단 반도체칩(4)보다, 상단 반도체칩(32)이 작은 경우에 대하여 설명하였다. 그러나, 본 발명은, 이러한 경우에 한정하는 것은 아니며, 상단 반도체칩(32)이, 하단 반도체칩(4)에 충분한 강도로 지지되는 것이면, 상단 반도체칩(32)은, 하단 반도체칩(4)과 동일한 혹은 그 이상의 크기의 것이어도 된다.
또한, 본 발명에서, 외부전극단자는, 외부의 전극과 반도체장치를 전기적으로 접속하기 위해 사용되는 단자이고, 예를 들면, 실시예 1, 2에서의 땜납 볼(16)이 해당된다. 또한, 본 발명에서, 제1 반도체칩은, 적층되는 반도체칩 중 하측에 배치되는 반도체칩을 나타내며, 예를 들면, 실시예 1, 2의 하단 반도체칩(4)이 해당된다. 또한, 본 발명에서 제2 반도체칩은, 적층되는 반도체칩 중 상측에 배치되는 반도체칩을 나타내고, 예를 들면, 실시예 1, 2의 상단 반도체칩 6, 32가 해당된다. 또한, 본 발명에서 전극패드에는, 예를 들면 실시예 1, 2에서의 본딩패드28, 30, 38이 해당하고, 접속선에는, 예를 들면, 실시예 1, 2에서의 와이어 10, 12, 34가 해당된다.
이상 설명한 바와 같이, 본 발명에서, 반도체장치는, 반도체칩을 2단으로 적층한 것으로서, 또한, 상단의 반도체칩과 하단의 반도체칩과는, 각각, 일부분만이 대향하도록 엇갈리게 하여 배치되어 있다. 따라서, 전극패드의 배치위치에 관계하지 않고, 상단에도 큰 반도체칩을 적층할 수 있으므로, 평면상에 반도체칩을 탑재한 것보다도, 대폭 패드 사이즈를 작게 할 수 있다.
또한, 상단의 반도체칩과 하단의 반도체칩과는, 엇갈리게 하여 배치할 수 있으므로. 따라서, 중앙에 전극패드가 1열로 배치되어 있는 경우에도, 반도체칩을 적층할 수 있어, 이것에 의해, 고밀도로 실장된 반도체장치를 얻을 수 있다.
또한, 본 발명에서, 상단의 반도체칩의 아래쪽으로 더미칩을 배치하는 것에 대해서는, 상단에 배치되는 반도체칩이 어느 정도 큰 경우에도, 와이어 본딩시 반도체칩에 관한 손상을 억제할 수 있다.

Claims (3)

  1. 기판과,
    상기 기판에 구비되고, 외부의 전극과 전기적으로 접속하기 위한 외부전극단자와,
    상기 기판의 위쪽에 놓이고, 주표면에 복수의 전극패드가 배치된 제1 반도체칩과,
    상기 제1 반도체칩의 위쪽에 놓이고, 주표면에 복수의 전극패드가 배치된 제2 반도체칩과,
    상기 전극패드와, 상기 외부전극단자를 접속하는 접속선을 구비하고,
    상기 제1 반도체칩의 주표면의 일부분과, 상기 제2 반도체칩의 주표면과 반대측의 면의 일부분이 대향하며, 상기 제1 반도체칩의 전극패드에, 상기 제2 반도체칩이 겹치지 않도록, 상기 제1, 제2 반도체칩을 엇갈리게 하여 배치한 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제1 반도체칩의 상기 전극패드는, 상기 제1 반도체칩이 대향하는 2변에 평행한 일방향으로 1열로 배치되고,
    상기 제2 반도체칩은, 상기 제1 반도체칩의 상기 대향하는 2변 중 1변과, 상기 1열로 배치된 전극패드와의 사이에 겹쳐진 것을 특징으로 하는 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 반도체칩 아래쪽의, 상기 제1 반도체칩과 겹쳐져 있지 않은 부분에, 상기 제1 반도체칩과 동일한 높이의 더미칩을 구비한 것을 특징으로 하는 반도체장치.
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