KR100895818B1 - 반도체 패키지 - Google Patents

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김재면
임병용
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Abstract

반도체 패키지가 개시되어 있다. 반도체 패키지는 제1 회로 영역 및 상기 제1 회로 영역의 주변에 배치된 주변 영역을 갖는 제1 반도체 칩 몸체, 상기 제1 회로 영역 내에 배치되며 복수개의 본딩 패드들을 포함하는 제1 본딩 패드 그룹, 상기 각 본딩 패드에 전기적으로 접속되고 상기 주변 영역으로 연장된 복수개의 재배선들을 포함하는 제1 재배선 그룹을 갖는 제1 반도체 칩, 상기 제1 회로 영역과 마주하는 제2 회로 영역을 갖는 제2 반도체 칩 몸체, 상기 제2 회로 영역 내에 배치되며 상기 제1 본딩 패드 그룹과 대응하는 제2 본딩 패드 그룹, 상기 각 제2 본딩 패드 그룹에 전기적으로 접속되고 상기 제2 반도체 칩 몸체로부터 돌출되며 상기 제1 재배선 그룹과 마주하는 제2 재배선 그룹을 갖는 제2 반도체 칩 및 상호 마주하는 상기 제1 및 제2 재배선 그룹들을 전기적으로 연결하는 재배선 연결 부재를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACAKGE}
본 발명은 반도체 패키지에 관한 것이다.
최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 다양한 종류의 반도체 패키지들이 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체 소자의 용량 및 처리 속도를 향상시키기 위해서 복수개의 반도체 칩들을 상호 적층 시킨 적층 반도체 패키지(stacked semiconductor package) 및 반도체 칩에 형성된 솔더 범프를 기판에 형성된 접속 패드에 도전성 와이어 없이 직접 전기적으로 연결하는 플립 칩 반도체 패키지 등이 개발되고 있다.
이들 반도체 패키지들 중 종래 플립 칩 반도체 패키지는 적어도 하나의 반도 체 칩 및 기판을 전기적으로 직접 연결하기 위한 솔더볼 또는 범프를 필요로 한다. 솔더볼 또는 범프를 갖는 플립 칩 반도체 패키지는 솔더볼 또는 범프에 의하여 부피가 크게 증가되고 기판을 통해 반도체 칩에 도달하는 신호 전달 경로가 증가 되어 반도체 칩의 성능을 감소시킨다.
본 발명은 부피 및 신호 전달 경로를 감소시킨 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는 제1 회로 영역 및 상기 제1 회로 영역의 주변에 배치된 주변 영역을 갖는 제1 반도체 칩 몸체, 상기 제1 회로 영역 내에 배치되며 복수개의 본딩 패드들을 포함하는 제1 본딩 패드 그룹, 상기 각 본딩 패드에 전기적으로 접속되고 상기 주변 영역으로 연장된 복수개의 재배선들을 포함하는 제1 재배선 그룹을 갖는 제1 반도체 칩, 상기 제1 회로 영역과 마주하는 제2 회로 영역을 갖는 제2 반도체 칩 몸체, 상기 제2 회로 영역 내에 배치되며 상기 제1 본딩 패드 그룹과 대응하는 제2 본딩 패드 그룹, 상기 각 제2 본딩 패드 그룹에 전기적으로 접속되고 상기 제2 반도체 칩 몸체로부터 돌출되며 상기 제1 재배선 그룹과 마주하는 제2 재배선 그룹을 갖는 제2 반도체 칩 및 상호 마주하는 상기 제1 및 제2 재배선 그룹들을 전기적으로 연결하는 재배선 연결 부재를 포함한다.
반도체 패키지의 상기 제1 및 제2 본딩 패드 그룹들은 상기 제1 및 제2 반도체 칩 몸체의 중앙에 각각 일렬로 배치되고, 상기 각 제1 및 제2 재배선 그룹들은 상기 각 제1 및 제2 반도체 칩 몸체들 상에 엇갈리게 배치된다.
반도체 패키지의 상기 제1 및 제2 본딩 패드 그룹들은 상기 제1 및 제2 반도체 칩 몸체상의 중앙에 각각 2열로 배치되고, 상기 제1 및 제2 재배선 그룹들은 상기 각 제1 및 제2 반도체 칩 몸체들의 상기 중앙으로부터 양쪽 에지를 향해 연장된다.
반도체 패키지의 상기 제1 및 제2 반도체 칩 몸체의 사이에는 언더-필 물질이 개재된다.
반도체 패키지의 상기 제2 반도체 칩 몸체에 배치된 상기 제2 재배선 그룹에는 연결 부재가 전기적으로 접속된다.
반도체 패키지는 상기 각 연결 부재와 전기적으로 접속되는 접속 패드들이 일측면에 형성된 기판을 포함한다.
반도체 패키지는 상기 일측면과 대향 하는 타측면 상에 배치되며 상기 각 접속 패드와 전기적으로 접속된 볼 랜드 및 상기 볼 랜드에 전기적으로 접속된 도전볼을 더 포함한다.
반도체 패키지의 상기 제1 반도체 칩은 상기 제1 반도체 칩 몸체 및 상기 제1 재배선 그룹 사이에 개재되며 상기 제1 본딩 패드 그룹을 노출하는 제1 개구를 갖는 제1 절연막 패턴 및 상기 제1 재배선 그룹을 덮고 상기 제1 재배선 그룹의 일부를 노출하는 제2 개구를 갖는 제2 절연막 패턴을 포함한다.
반도체 패키지의 상기 제2 반도체 칩은 상기 제2 반도체 칩 몸체 및 상기 제2 재배선 그룹 사이에 개재되며 상기 각 제2 본딩 패드 그룹을 노출하는 제3 개구 및 상기 제2 재배선 그룹에 포함된 각 재배선의 단부를 노출하는 제4 개구를 갖는 제3 절연막 패턴 및 상기 제2 재배선 그룹을 덮고 상기 제4 개구와 대응하며 상기 제2 재배선 그룹의 일부를 노출하는 제5 개구를 갖는 제4 절연막 패턴을 포함한다.
본 발명에 따른 반도체 패키지는 제1 회로 영역 및 상기 제1 회로 영역의 주변에 배치된 제1 주변 영역을 갖는 제1 반도체 칩 몸체, 상기 제1 회로 영역 내에 배치된 제1 본딩 패드 그룹, 상기 제1 본딩 패드 그룹과 전기적으로 접속되고 상기 제1 주변 영역으로 연장된 제1 재배선 그룹을 갖는 제1 반도체 칩, 제2 회로 영역 및 상기 제2 회로 영역의 주변에 배치된 제2 주변 영역을 갖는 제2 반도체 칩 몸체, 상기 제2 회로 영역 내에 배치된 제2 본딩 패드 그룹, 상기 각 제2 본딩 패드 그룹과 전기적으로 접속되고 상기 제2 주변 영역으로 연장된 제2 재배선 그룹 및 상기 제2 재배선 그룹을 노출하는 관통공을 갖는 제2 반도체 칩, 상기 제1 및 제2 재배선 그룹을 전기적으로 연결하는 재배선 연결 부재 및 상기 관통공을 통해 상기 제2 재배선 그룹과 연결된 연결 부재를 포함한다.
반도체 패키지는 상기 각 연결 부재와 전기적으로 접속되는 접속 패드들이 일측면에 형성된 기판을 포함한다.
반도체 패키지의 상기 제1 반도체 칩은 상기 제1 반도체 칩 몸체 및 상기 제1 재배선 그룹 사이에 개재되며 상기 제1 본딩 패드 그룹을 노출하는 제1 개구를 갖는 제1 절연막 패턴 및 상기 제1 재배선 그룹을 덮고 상기 제1 재배선 그룹의 일부를 노출하는 제2 개구를 갖는 제2 절연막 패턴을 포함한다.
반도체 패키지의 상기 제2 반도체 칩은 상기 제2 반도체 칩 몸체 및 상기 제 2 재배선 그룹 사이에 개재되며 상기 제2 본딩 패드 그룹을 노출하는 제3 개구 및 상기 관통공과 대응하는 제4 개구를 갖는 제3 절연막 패턴 및 상기 제2 재배선 그룹을 덮고 상기 제4 개구와 대응하며 상기 제2 재배선 그룹의 일부를 노출하는 제5 개구를 갖는 제4 절연막 패턴을 포함한다.
본 발명에 의하면, 반도체 패키지의 부피를 감소시킬 뿐만 아니라 반도체 칩 및 기판 사이의 신호 전달 경로를 감소시켜 반도체 패키지의 동작 속도를 향상시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 의한 반도체 패키지의 단면도이다.
도 1을 참조하면, 반도체 패키지(400)는 제1 반도체 칩(100), 제2 반도체 칩(200) 및 재배선 연결 부재(300)를 포함한다.
제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 배치되고, 재배선 연결 부재(300)는 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 전기적으로 연결한다.
도 2는 도 1의 제1 반도체 칩의 평면도이다. 도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 제1 반도체 칩(100)은 제1 반도체 칩 몸체(110), 제1 본딩 패드 그룹(120) 및 제1 재배선 그룹(130)을 포함한다. 이에 더하여 제1 반도체 칩(100)은 도 3에 도시된 제1 절연막 패턴(127) 및 제2 절연막 패턴(137)을 포함한다.
제1 반도체 칩 몸체(110)는, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제1 반도체 칩 몸체(110)는 데이터 저장부(미도시) 및/또는 데이터 처리부(미도시)를 갖는 제1 회로 영역(FCR) 및 제1 회로 영역(FCR)의 주변에 배치된 주변 영역(FPR)을 포함한다. 본 실시예에서, 주변 영역(FPR)은, 예를 들어, 웨이퍼로부터 제1 반도체 칩(100)을 개별화하기 위한 절단 영역일 수 있다. 주변 영역(FPR)은 약 100㎛의 폭을 가질 수 있다.
본 실시예에서, 제1 회로 영역(FCR)은 제1 반도체 칩 몸체(110)의 중앙부에 배치되고, 제2 회로 영역(FPR)은 제1 회로 영역(FCR)의 양쪽에 각각 배치된다.
제1 본딩 패드 그룹(120)은, 예를 들어, 제1 회로 영역(FCR) 내에 배치된다. 제1 본딩 패드 그룹(120)은 복수개의 본딩 패드들을 포함한다. 제1 본딩 패드 그룹(120)들에 포함된 본딩 패드들은, 예를 들어, 도 2에 도시된 Y 축 방향을 따라서 일렬로 배치된다.
본 실시예에서, 제1 본딩 패드 그룹(120)은, 예를 들어, 6 개의 본딩 패드들로 이루어진다. 이하, 6 개의 본딩 패드들은 제1 내지 제6 본딩 패드(121,122,123,124,125,126)들로서 정의 된다.
비록 본 실시예에서는 오직 6 개의 본딩 패드(121,122,123,124,125,126)들 이 제1 회로 영역(FCR) 내에 배치되지만, 이와 다르게 제1 본딩 패드 그룹(120)은 7 개 이상의 본딩 패드들을 포함할 수 있다.
또한, 비록 본 실시예에서, 제1 본딩 패드 그룹(120)에 포함된 제1 내지 제6 본딩 패드(121,122,123,124,125,126)들은 Y 축 방향을 따라 일렬로 배치되지만, 이와 다르게, 제1 본딩 패드 그룹(120)에 포함된 제1 내지 제6 본딩 패드(121,122,123,124,125,126)들은 Y 축 방향을 따라 2 열로 배치될 수 있다.
제1 반도체 칩 몸체(110) 중 제1 본딩 패드 그룹(120)이 형성된 일측면 상에는 제1 절연막 패턴(127)이 배치된다. 제1 절연막 패턴(127)은 제1 본딩 패드 그룹(120)을 노출하는 제1 개구(127a)를 갖는다. 제1 절연막 패턴(127)은 유기막을 포함한다.
제1 재배선 그룹(130)은 제1 절연막 패턴(127) 상에 배치된다. 제1 재배선 그룹(130)은 제1 본딩 패드 그룹(120)에 포함된 각 제1 내지 제6 본딩 패드(121,122,123,124,125,126)들과 전기적으로 연결된 재배선들을 포함한다.
이하, 제1 내지 제6 본딩 패드(121,122,123,124,125,126)들과 전기적으로 연결된 제1 재배선 그룹(130)에 포함된 재배선들은 제1 내지 제6 재배선(131,132,133,134,135,136)으로서 정의된다.
제1 재배선(131), 제3 재배선(133) 및 제5 재배선(135)의 일측 단부는 제1 절연막 패턴(127)의 제1 개구(127a)들을 통해 제1 본딩 패드(121), 제3 본딩 패드(123) 및 제5 본딩 패드(125)와 전기적으로 연결된다. 제1 재배선(131), 제3 재배선(133) 및 제5 재배선(135)의 상기 일측 단부와 대향하는 타측 단부는 도 2에 도시된 -X 축 방향으로 연장된다.
한편, 제2 재배선(132), 제4 재배선(134) 및 제6 재배선(136)의 일측 단부는 제1 절연막 패턴(127)의 제1 개구(127a)들을 통해 제2 본딩 패드(122), 제4 본딩 패드(124) 및 제6 본딩 패드(126)와 전기적으로 연결된다. 제2 재배선(132), 제4 재배선(134) 및 제6 재배선(136)의 상기 일측 단부와 대향하는 타측 단부는 도 2에 도시된 +X 축 방향으로 연장된다.
제1 절연막 패턴(127) 상에는 제1 재배선 그룹(130)을 덮는 제2 절연막 패턴(137)이 배치된다. 제2 절연막 패턴(137)은 제1 절연막 패턴(127) 상에 배치된 제1 내지 제6 재배선(131,132,133,134,135,136,137)들의 상기 타측 단부를 노출하는 제2 개구(137a)를 갖는다.
도 4는 도 1의 제2 반도체 칩의 평면도이다. 도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 제2 반도체 칩(200)은 제2 반도체 칩 몸체(210), 제2 본딩 패드 그룹(220) 및 제2 재배선 그룹(230)을 포함한다. 이에 더하여 제2 반도체 칩(200)은 제3 절연막 패턴(227) 및 제4 절연막 패턴(237)을 포함한다.
제2 반도체 칩 몸체(210)는, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제2 반도체 칩 몸체(210)는 데이터 저장부(미도시) 및/또는 데이터 처리부(미도시)를 갖는다. 본 실시예에서, 제2 반도체 칩 몸체(210)는 제1 회로 영역(FCR)과 대응하는 제2 회로 영역(SCR)에 배치된다.
제2 본딩 패드 그룹(220)은 제2 회로 영역(FCR) 내에 배치된다. 제2 본딩 패 드 그룹(220)은 복수개의 본딩 패드들을 포함한다. 제2 본딩 패드 그룹(220)들에 포함된 본딩 패드들은, 예를 들어, 도 4에 도시된 Y 축 방향을 따라서 일렬로 배치된다.
본 실시예에서, 제2 본딩 패드 그룹(220)은, 예를 들어, 제1 반도체 칩(100)의 제1 본딩 패드 그룹(120)과 동일한 개수의 본딩 패드들을 포함한다. 본 실시예에서, 제1 본딩 패드 그룹(120)이, 예를 들어, 6 개의 본딩 패드들을 포함하기 때문에 제2 본딩 패드 그룹(220)은 6 개의 본딩 패드를 포함한다.
이하, 제2 본딩 패드 그룹(220)에 포함된 6 개의 본딩 패드들은 제7 내지 제12 본딩 패드(221,222,223,224,225,226)들로서 정의된다.
비록 본 실시예에서는 오직 6 개의 본딩 패드(221,222,223,224,225,226)들이 제2 회로 영역(SCR) 내에 배치되지만, 이와 다르게 제2 본딩 패드 그룹(220)은 7 개 이상의 본딩 패드들을 포함할 수 있다.
또한, 비록 본 실시예에서, 제2 본딩 패드 그룹(220)에 포함된 제7 내지 제12 본딩 패드(221,222,223,224,225,226)들은 Y 축 방향을 따라 일렬로 배치되지만, 이와 다르게, 제2 본딩 패드 그룹(220)에 포함된 제7 내지 제12 본딩 패드(221,222,223,224,225,226)들은 Y 축 방향을 따라 2 열로 배치될 수 있다.
제3 절연막 패턴(227)은 제2 본딩 패드 그룹(220)이 형성된 일측면 상에 배치된다. 제3 절연막 패턴(227)은 제2 본딩 패드 그룹(220)을 노출하는 제3 개구(227a) 및 제1 반도체 칩(100)의 제2 절연막 패턴(137)에 형성된 제2 개구(137a)와 대응하는 제4 개구(227b)를 갖는다. 제3 절연막 패턴(227)은 유기막을 포함한 다. 본 실시예에서, 제3 절연막 패턴(227)은 제1 반도체 칩(100)의 제1 절연막 패턴(127)과 실질적으로 동일한 형상 및 동일한 사이즈를 갖는다. 따라서, 제3 절연막 패턴(227)은 제2 반도체 칩 몸체(210)보다 큰 사이즈를 갖는다.
제2 재배선 그룹(230)은 제3 절연막 패턴(227) 상에 배치된다.
제2 재배선 그룹(230)은 제2 본딩 패드 그룹(220)에 포함된 각 제7 내지 제12 본딩 패드(221,222,223,224,225,226)들과 전기적으로 연결된 재배선들을 포함한다.
이하, 제7 내지 제12 본딩 패드(221,222,223,224,225,226)들과 각각 전기적으로 연결된 제2 재배선 그룹(230)에 포함된 재배선들은 제7 내지 제12 재배선(231,232,233,234,235,236)으로서 정의된다.
제8 재배선(232), 제10 재배선(234) 및 제12 재배선(236)은 일측 단부가 제8 본딩 패드(222), 제10 본딩 패드(224) 및 제12 본딩 패드(226)와 전기적으로 연결된다. 제8 재배선(232), 제10 재배선(234) 및 제12 재배선(236)의 일측 단부와 대향하는 타측 단부는 도 4에 도시된 -X 축 방향으로 연장된다. 제8 재배선(232), 제10 재배선(234) 및 제12 재배선(236)은 주변 영역(FPR)의 에지까지 연장된다.
한편, 제7 재배선(231), 제9 재배선(233) 및 제11 재배선(235)은 일측 단부가 제7 본딩 패드(221), 제9 본딩 패드(223) 및 제11 본딩 패드(225)와 전기적으로 연결된다. 제7 재배선(231), 제9 재배선(233) 및 제11 재배선(235)의 타측 단부는 도 4에 도시된 +X 축 방향으로 연장된다. 제7 재배선(231), 제9 재배선(233) 및 제11 재배선(235)은 제3 절연막 패턴(227)의 주변 영역(FPR)의 에지까지 연장된다.
제3 절연막 패턴(227) 상에는 제4 절연막 패턴(237)이 배치된다. 제4 절연막 패턴(237)은 제3 절연막 패턴(227) 상에 배치된 제7 내지 제12 재배선(231,232,233,234,235,236,237)들의 상기 타측 단부를 노출하는 제5 개구(237a)를 갖는다. 제3 절연막 패턴(227)의 제5 개구(237a)는 제2 절연막 패턴(137)의 제 2 개구(137a)와 마주하는 위치에 배치된다.
본 실시예에서, 제1 반도체 칩(100)의 제1 재배선 그룹(120) 및 제2 반도체 칩(200)의 제2 재배선 그룹(220)은, 예를 들어, 상호 대칭된 형상을 갖는다. 따라서, 상호 마주하는 제1 반도체 칩(100)의 제1 재배선 그룹(120) 및 제2 반도체 칩(200)의 제2 재배선 그룹(220)은 상호 마주한다.
도 1을 다시 참조하면, 재배선 연결 부재(300)는 상호 마주하는 제1 반도체 칩(100)의 제1 재배선 그룹(130) 및 제2 반도체 칩(200)의 제2 재배선 그룹(230) 사이에 개재되고 이 결과 제1 재배선 그룹(130) 및 제2 재배선 그룹(230)은 재배선 연결 부재(300)에 의하여 전기적으로 연결된다.
본 실시예에서, 재배선 연결 부재(300)는, 예를 들어, 솔더를 포함하는 솔더볼일 수 있다. 이와 다르게, 재배선 연결 부재(300)는 접착 물질 및 도전 물질을 포함하는 도전성 테이프일 수 있다. 이와 다르게, 재배선 연결 부재(300)는 레진 및 미세 직경을 갖는 도전볼들을 포함하는 이방성 도전 필름(Anisotropic conductive film; ACF)일 수 있다.
재배선 연결 부재(300)에 의하여 상호 연결된 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 사이에는 언더-필 부재(310)가 배치될 수 있다. 언더-필 부재(310) 는 제1 및 제2 반도체 칩(100,200)들을 절연할 뿐만 아니라 재배선 연결 부재(300)가 외부에서 인가된 진동 및/또는 충격에 의하여 파손되는 것을 방지한다.
도 6은 도 1에 도시된 제2 반도체 칩과 결합 되는 기판을 도시한 단면도이다.
도 6을 참조하면, 도 1에 도시된 제2 반도체 칩(200)의 제3 절연막 패턴(237)의 제5 개구(237a)에 의하여 노출된 제2 재배선 그룹(230)에는 연결 부재(240)가 전기적으로 접속된다. 이때, 연결 부재(240)는 제2 반도체 칩(200)의 두께보다 큰 직 경을 갖고, 이로 인해 연결 부재(240)는 제2 반도체 칩(200)의 상면으로부터 돌출된다.
제2 반도체 칩(200)에 어탯치 된 연결 부재(240)는 기판(370)의 기판 몸체(372)의 상면에 배치된 접속 패드(374)에 전기적으로 연결되고, 접속 패드(374)는 기판 몸체(372)의 상면과 대향 하는 하면에 배치된 볼 랜드(376)와 전기적으로 접속된다. 볼 랜드(376)에는 솔더볼(378)이 전기적으로 접속된다.
이어서, 제1 및 제2 반도체 칩(100,200)들의 측면 및 기판(370)의 상면에는 제1 및 제2 반도체 칩(100,200)들을 덮는 몰딩 부재(380)가 배치된다.
도 7은 본 발명의 제2 실시예에 의한 반도체 패키지의 단면도이다. 도 8은 도 7의 제1 반도체 칩을 도시한 평면도이다.
도 7 및 도 8을 참조하면, 반도체 패키지(800)는 제1 반도체 칩(500), 제2 반도체 칩(600) 및 재배선 연결 부재(700)를 포함한다.
제2 반도체 칩(600)은 제1 반도체 칩(500) 상에 배치되고, 재배선 연결 부 재(700)는 제1 반도체 칩(500) 및 제2 반도체 칩(600)을 전기적으로 연결한다.
제1 반도체 칩(500)은 제1 반도체 칩 몸체(510), 제1 본딩 패드 그룹(520) 및 제1 재배선 그룹(530)을 포함한다. 이에 더하여 제1 반도체 칩(500)은 제1 절연막 패턴(527) 및 제2 절연막 패턴(537)을 포함한다.
제1 반도체 칩 몸체(510)는, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제1 반도체 칩 몸체(510)는 데이터 저장부(미도시) 및/또는 데이터 처리부(미도시)를 갖는 제1 회로 영역(FCR) 및 제1 회로 영역(FCR)의 주변에 배치된 제1 주변 영역(FPR)을 포함한다.
본 실시예에서, 제1 주변 영역(FPR)은, 예를 들어, 웨이퍼로부터 제1 반도체 칩(500)을 개별화하기 위한 절단 영역일 수 있다. 제1 주변 영역(FPR)은 약 100㎛의 폭을 가질 수 있다.
본 실시예에서, 제1 회로 영역(FCR)은 제1 반도체 칩 몸체(110)의 중앙부에 배치되고, 제1 주변 영역(FPR)은 제1 회로 영역(FCR)의 양쪽에 각각 배치된다.
제1 본딩 패드 그룹(520)은, 예를 들어, 제1 회로 영역(FCR) 내에 배치된다. 제1 본딩 패드 그룹(520)은 복수개의 본딩 패드들을 포함한다. 제1 본딩 패드 그룹(520)들에 포함된 본딩 패드들은, 예를 들어, 제1 회로 영역(FCR)을 따라 일렬로 배치된다.
본 실시예에서, 제1 본딩 패드 그룹(520)은, 예를 들어, 6 개의 본딩 패드들로 이루어진다. 이하, 6 개의 본딩 패드들은 제1 내지 제6 본딩 패드(521,522,523,524,525,526)들로서 정의된다.
비록 본 실시예에서는 오직 6 개의 본딩 패드(521,522,523,524,525,526)들이 제1 회로 영역(FCR) 내에 배치되지만, 이와 다르게 제1 본딩 패드 그룹(520)은 7 개 이상의 본딩 패드들을 포함할 수 있다.
또한, 비록 본 실시예에서, 제1 본딩 패드 그룹(520)에 포함된 제1 내지 제6 본딩 패드(521,522,523,524,525,526)들은 도 8에 도시된 Y 축 방향을 따라 일렬로 배치되지만, 이와 다르게, 제1 본딩 패드 그룹(520)에 포함된 제1 내지 제6 본딩 패드(521,522,523,524,525,526)들은 Y 축 방향을 따라 2 열로 배치될 수 있다.
제1 반도체 칩 몸체(510) 중 제1 본딩 패드 그룹(520)이 배치된 일측면 상에는 제1 절연막 패턴(527)이 배치된다. 제1 절연막 패턴(527)은 제1 본딩 패드 그룹(520)을 노출하는 제1 개구(527a)를 갖는다. 제1 절연막 패턴(527)은 유기막을 포함한다.
제1 재배선 그룹(530)은 제1 절연막 패턴(527) 상에 배치된다. 제1 재배선 그룹(530)은 제1 본딩 패드 그룹(520)에 포함된 각 제1 내지 제6 본딩 패드(521,522,523,524,525,526)들과 전기적으로 연결된 재배선들을 포함한다.
이하, 제1 내지 제6 본딩 패드(521,522,523,524,525,526)들과 전기적으로 연결된 제1 재배선 그룹(530)에 포함된 재배선들은 제1 내지 제6 재배선(531,532,533,534,535,536)으로서 정의된다.
제1 재배선(531), 제3 재배선(533) 및 제5 재배선(535)은 일측 단부가 제1 절연막 패턴(527)의 제1 개구(527a)에 의하여 노출된 제1 본딩 패드(521), 제3 본딩 패드(523) 및 제5 본딩 패드(525)와 전기적으로 연결된다. 제1 재배선(531), 제 3 재배선(533) 및 제5 재배선(535)의 상기 일측 단부와 대향 하는 타측 단부는 도 8에 도시된 -X 축 방향으로 연장된다.
한편, 제2 재배선(532), 제4 재배선(534) 및 제6 재배선(536)은 일측 단부가 제1 절연막 패턴(527)의 제1 개구(527a)에 의하여 노출된 제2 본딩 패드(522), 제4 본딩 패드(524) 및 제6 본딩 패드(526)와 전기적으로 연결된다. 제2 재배선(532), 제4 재배선(534) 및 제6 재배선(536)의 상기 일측 단부와 대향 하는 타측 단부는 도 8에 도시된 +X 축 방향으로 각각 연장된다.
제1 절연막 패턴(527) 상에는 제2 절연막 패턴(537)이 배치된다. 제2 절연막 패턴(537)은 제1 절연막 패턴(527) 상에 배치된 제1 내지 제6 재배선(531,532,533,534,535,536,537)들의 단부를 노출하는 제2 개구(537a)를 갖는다.
도 9는 도 7의 제2 반도체 칩의 평면도이다.
도 7 및 도 9를 참조하면, 제2 반도체 칩(600)은 제2 반도체 칩 몸체(610), 제2 본딩 패드 그룹(620) 및 제2 재배선 그룹(630)을 포함한다. 이에 더하여 제2 반도체 칩(600)은 제3 절연막 패턴(627) 및 제4 절연막 패턴(637)을 포함한다.
제2 반도체 칩 몸체(610)는, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제2 반도체 칩 몸체(610)는 데이터 저장부(미도시) 및/또는 데이터 처리부(미도시)를 갖고, 제1 회로 영역(FCR)과 동일한 형상 및 면적을 갖는 제2 회로 영역(SCR) 및 제2 주변 영역(SPR)을 포함한다. 제2 주변 영역(SPR)은 제2 회로 영역(SCR)의 양쪽에 각각 형성된다.
본 실시예에서, 제2 반도체 칩 몸체(610)에는 제1 반도체 칩(500)에 형성된 제2 절연막 패턴(537)에 형성된 제2 개구(537a)와 대응하는 관통공(610a)을 갖는다.
제2 본딩 패드 그룹(620)은, 예를 들어, 제2 회로 영역(FCR) 내에 배치된다. 제2 본딩 패드 그룹(620)은 복수개의 본딩 패드들을 포함한다. 제2 본딩 패드 그룹(620)들에 포함된 본딩 패드들은, 예를 들어, 도 9에 도시된 Y 축 방향을 따라서 일렬로 배치된다.
본 실시예에서, 제2 본딩 패드 그룹(620)은, 예를 들어, 제1 본딩 패드 그룹(520)과 대응하는 개수의 본딩 패드들을 포함한다. 본 실시예에서, 제1 본딩 패드 그룹(520)이 6 개의 본딩 패드들을 포함할 경우, 제2 본딩 패드 그룹(620) 역시 6 개의 본딩 패드들을 포함한다.
이하, 제2 본딩 패드 그룹(620)에 포함된 6 개의 본딩 패드들은 제7 내지 제12 본딩 패드(621,622,623,624,625,626)들로서 정의된다.
비록 본 실시예에서는 오직 6 개의 본딩 패드(621,622,623,624,625,626)들이 제2 회로 영역(SCR) 내에 배치되지만, 이와 다르게 제2 본딩 패드 그룹(620)은 7 개 이상의 본딩 패드들을 포함할 수 있다.
또한, 비록 본 실시예에서, 제2 본딩 패드 그룹(620)에 포함된 제7 내지 제12 본딩 패드(621,622,623,624,625,626)들은 도 9에 도시된 Y 축 방향을 따라 일렬로 배치되지만, 이와 다르게, 제2 본딩 패드 그룹(620)에 포함된 제7 내지 제12 본딩 패드(621,622,623,624,625,626)들은 Y 축 방향을 따라 2 열로 배치될 수 있다.
제3 절연막 패턴(627)은 제2 본딩 패드 그룹(620)이 형성된 제2 반도체 칩 몸체(610)의 일측면 상에 배치된다. 제3 절연막 패턴(627)은 제2 본딩 패드 그룹(620)을 노출하는 제3 개구(627a) 및 제2 절연막 패턴(637)에 형성된 제2 개구(537a)와 대응하는 제4 개구(627b)를 갖는다. 제3 절연막 패턴(627)은 유기막을 포함한다.
제2 재배선 그룹(630)은 제3 절연막 패턴(627) 상에 배치된다.
제2 재배선 그룹(630)은 제2 본딩 패드 그룹(620)에 포함된 각 제7 내지 제12 본딩 패드(621,622,623,624,625,626)들과 전기적으로 연결된 재배선들을 포함한다.
이하, 제7 내지 제12 본딩 패드(621,622,623,624,625,626)들과 전기적으로 연결된 제2 재배선 그룹(630)에 포함된 재배선들은 제7 내지 제12 재배선(631,632,633,634,635,636)으로서 정의된다.
제8 재배선(632), 제10 재배선(634) 및 제12 재배선(636)은 일측 단부가 제8 본딩 패드(622), 제10 본딩 패드(624) 및 제12 본딩 패드(626)와 전기적으로 연결된다. 제8 재배선(632), 제10 재배선(634) 및 제12 재배선(636)의 상기 일측 단부와 대향 하는 타측 단부는 도 9에 도시된 -X 축 방향으로 연장된다. 제8 재배선(632), 제10 재배선(634) 및 제12 재배선(636)은 제2 주변 영역(SPR)의 에지까지 연장된다.
한편, 제7 재배선(631), 제9 재배선(633) 및 제11 재배선(635)은 일측 단부가 제7 본딩 패드(621), 제9 본딩 패드(623) 및 제11 본딩 패드(625)와 전기적으로 연결된다. 제7 재배선(631), 제9 재배선(633) 및 제11 재배선(635)의 타측 단부는 도 9에 도시된 +X 축 방향으로 연장된다. 제7 재배선(631), 제9 재배선(633) 및 제11 재배선(635)은 제3 절연막 패턴(627)의 제2 주변 영역(SPR)의 에지까지 연장된다.
제7 내지 제12 재배선(631,632,633,634,635,636)들의 단부는 제2 반도체 칩 몸체(610)에 형성된 각 관통공(610a)들과 대응하는 위치에 배치되고, 이로 인해 제7 내지 제12 재배선(631,632,633,634,635,636)들의 단부는 관통공(610a)에 의하여 노출된다.
제4 절연막 패턴(637)은 제3 절연막 패턴(627) 상에 배치된다. 제4 절연막 패턴(637)은 제3 절연막 패턴(627) 상에 배치된 제7 내지 제12 재배선(631,632,633,634,635,636,637)들의 단부를 노출하는 제5 개구(637a)를 갖는다. 제4 절연막 패턴(637)의 제5 개구(637a)는 제2 반도체 칩 몸체(610)의 관통공(610a)과 대응하는 위치에 배치된다.
본 실시예에서, 제1 반도체 칩(500)의 제1 재배선 그룹(520) 및 제2 반도체 칩(600)의 제2 재배선 그룹(620)은 상호 대칭된 형상을 갖는다. 따라서, 제1 반도체 칩(500) 및 제2 반도체 칩(600)을 마주하도록 배치할 경우, 제1 반도체 칩(500)의 제1 재배선 그룹(520) 및 제2 반도체 칩(600)의 제2 재배선 그룹(620)은 상호 동일한 위치에 겹치게 배치된다.
도 7을 다시 참조하면, 재배선 연결 부재(700)는 상호 마주하는 제1 반도체 칩(500)의 제1 재배선 그룹(530) 및 제2 반도체 칩(600)의 제2 재배선 그룹(630) 사이에 개재되어, 제1 재배선 그룹(530) 및 제2 재배선 그룹(630)을 전기적으로 연 결한다.
본 실시예에서, 재배선 연결 부재(700)는, 예를 들어, 솔더를 포함하는 솔더볼일 수 있다. 이와 다르게, 재배선 연결 부재(700)는 접착 물질 및 도전 물질을 포함하는 도전성 테이프일 수 있다. 이와 다르게, 재배선 연결 부재(700)는 레진 및 도전볼을 포함하는 이방성 도전 필름(ACF)일 수 있다.
재배선 연결 부재(700)에 의하여 상호 연결된 제1 반도체 칩(500) 및 제2 반도체 칩(600)의 사이에는 언더-필 부재(710)가 배치될 수 있다. 언더-필 부재(710)는 제1 및 제2 반도체 칩(500,600)들을 절연할 뿐만 아니라 재배선 연결 부재(700)가 외부에서 인가된 진동 및/또는 충격에 의하여 파손되는 것을 방지한다.
도 10은 도 7에 도시된 제2 반도체 칩과 결합 되는 기판을 도시한 단면도이다.
도 10을 참조하면, 도 7에 도시된 제2 반도체 칩(600)의 제4 절연막 패턴(637)의 제5 개구(637a) 및 제2 반도체 칩 몸체(610)를 관통하는 관통공(610a)에 의하여 노출된 제2 재배선 그룹(630)에는 연결 부재(640)이 전기적으로 접속된다. 이때, 연결 부재(640)의 단부는 제2 반도체 칩(600)으로부터 돌출된다.
제2 반도체 칩(600)에 어탯치 된 연결 부재(640)은 기판(670)의 기판 몸체(672)의 상면에 배치된 접속 패드(674)에 전기적으로 연결되고, 접속 패드(674)는 기판 몸체(672)의 상면과 대향하는 하면에 배치된 볼 랜드(676)와 전기적으로 접속된다. 볼 랜드(676)에는 솔더볼(678)이 전기적으로 접속된다.
이어서, 제1 및 제2 반도체 칩(500,600)들의 측면 및 기판(670)의 상면에는 제1 및 제2 반도체 칩(500,600)들을 덮는 몰딩 부재(680)가 배치된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 의한 반도체 패키지의 단면도이다.
도 2는 도 1의 제1 반도체 칩의 평면도이다.
도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다.
도 4는 도 1의 제2 반도체 칩의 평면도이다.
도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다.
도 6은 도 1에 도시된 제2 반도체 칩과 결합 되는 기판을 도시한 단면도이다.
도 7은 본 발명의 제2 실시예에 의한 반도체 패키지의 단면도이다.
도 8은 도 7의 제1 반도체 칩을 도시한 평면도이다.
도 9는 도 7의 제2 반도체 칩의 평면도이다.
도 10은 도 7에 도시된 제2 반도체 칩과 결합 되는 기판을 도시한 단면도이다.

Claims (13)

  1. 제1 회로 영역 및 상기 제1 회로 영역의 주변에 배치된 주변 영역을 갖는 제1 반도체 칩 몸체, 상기 제1 회로 영역 내에 배치되며 복수개의 본딩 패드들을 포함하는 제1 본딩 패드 그룹, 상기 각 본딩 패드에 전기적으로 접속되고 상기 주변 영역으로 연장된 복수개의 재배선들을 포함하는 제1 재배선 그룹을 갖는 제1 반도체 칩;
    상기 제1 회로 영역과 마주하는 제2 회로 영역을 갖는 제2 반도체 칩 몸체, 상기 제2 회로 영역 내에 배치되며 상기 제1 본딩 패드 그룹과 대응하는 제2 본딩 패드 그룹, 상기 각 제2 본딩 패드 그룹에 전기적으로 접속되고 상기 제2 반도체 칩 몸체로부터 돌출되며 상기 제1 재배선 그룹과 마주하는 제2 재배선 그룹을 갖는 제2 반도체 칩; 및
    상호 마주하는 상기 제1 및 제2 재배선 그룹들을 전기적으로 연결하는 재배선 연결 부재를 포함하며,
    상기 제2 반도체 칩 몸체에 배치된 상기 제2 재배선 그룹에는 연결 부재가 전기적으로 접속되고, 상기 각 연결 부재와 전기적으로 접속되는 접속 패드들이 일측면에 형성된 기판을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 및 제2 본딩 패드 그룹들은 상기 제1 및 제2 반도체 칩 몸체의 중앙에 각각 일렬로 배치되고, 상기 각 제1 및 제2 재배선 그룹들은 상기 각 제1 및 제2 반도체 칩 몸체들 상에 엇갈리게 배치되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 및 제2 본딩 패드 그룹들은 상기 제1 및 제2 반도체 칩 몸체상의 중앙에 각각 2열로 배치되고, 상기 제1 및 제2 재배선 그룹들은 상기 각 제1 및 제2 반도체 칩 몸체들의 상기 중앙으로부터 양쪽 에지를 향해 연장된 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩 몸체의 사이에는 언더-필 물질이 개재된 것을 특징으로 하는 반도체 패키지.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 일측면과 대향 하는 타측면 상에 배치되며 상기 각 접속 패드와 전기적으로 접속된 볼 랜드 및 상기 볼 랜드에 전기적으로 접속된 도전볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 반도체 칩은 상기 제1 반도체 칩 몸체 및 상기 제1 재배선 그룹 사이에 개재되며 상기 제1 본딩 패드 그룹을 노출하는 제1 개구를 갖는 제1 절연막 패턴 및 상기 제1 재배선 그룹을 덮고 상기 제1 재배선 그룹의 일부를 노출하는 제2 개구를 갖는 제2 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제2 반도체 칩은 상기 제2 반도체 칩 몸체 및 상기 제2 재배선 그룹 사이에 개재되며 상기 각 제2 본딩 패드 그룹을 노출하는 제3 개구 및 상기 제2 재배선 그룹에 포함된 각 재배선의 단부를 노출하는 제4 개구를 갖는 제3 절연막 패턴 및 상기 제2 재배선 그룹을 덮고 상기 제4 개구와 대응하며 상기 제2 재배선 그룹의 일부를 노출하는 제5 개구를 갖는 제4 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제1 회로 영역 및 상기 제1 회로 영역의 주변에 배치된 제1 주변 영역을 갖는 제1 반도체 칩 몸체, 상기 제1 회로 영역 내에 배치된 제1 본딩 패드 그룹, 상기 제1 본딩 패드 그룹과 전기적으로 접속되고 상기 제1 주변 영역으로 연장된 제1 재배선 그룹을 갖는 제1 반도체 칩;
    제2 회로 영역 및 상기 제2 회로 영역의 주변에 배치된 제2 주변 영역을 갖는 제2 반도체 칩 몸체, 상기 제2 회로 영역 내에 배치된 제2 본딩 패드 그룹, 상기 각 제2 본딩 패드 그룹과 전기적으로 접속되고 상기 제2 주변 영역으로 연장된 제2 재배선 그룹 및 상기 제2 재배선 그룹을 노출하는 관통공을 갖는 제2 반도체 칩;
    상기 제1 및 제2 재배선 그룹을 전기적으로 연결하는 재배선 연결 부재;
    상기 관통공을 통해 상기 제2 재배선 그룹과 연결된 연결 부재; 및
    상기 각 연결 부재와 전기적으로 접속되는 접속 패드들이 일측면에 형성된 기판을 포함하는 반도체 패키지.
  11. 삭제
  12. 제10항에 있어서,
    상기 제1 반도체 칩은 상기 제1 반도체 칩 몸체 및 상기 제1 재배선 그룹 사이에 개재되며 상기 제1 본딩 패드 그룹을 노출하는 제1 개구를 갖는 제1 절연막 패턴 및 상기 제1 재배선 그룹을 덮고 상기 제1 재배선 그룹의 일부를 노출하는 제2 개구를 갖는 제2 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제10항에 있어서,
    상기 제2 반도체 칩은 상기 제2 반도체 칩 몸체 및 상기 제2 재배선 그룹 사이에 개재되며 상기 제2 본딩 패드 그룹을 노출하는 제3 개구 및 상기 관통공과 대응하는 제4 개구를 갖는 제3 절연막 패턴 및 상기 제2 재배선 그룹을 덮고 상기 제4 개구와 대응하며 상기 제2 재배선 그룹의 일부를 노출하는 제5 개구를 갖는 제4 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
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