KR101076598B1 - 속이 빈 기판을 포함하는 적층 반도체 패키지 어셈블리 - Google Patents

속이 빈 기판을 포함하는 적층 반도체 패키지 어셈블리 Download PDF

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KR101076598B1
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Abstract

적층 패키지 기판은 적층 패키지가 구축됨에 따라, 패키지의 몰드 캡을 수용하도록 크기와 형태가 정해지고, 일반적으로 중앙에 위치하는 구멍을 갖는다. 따라서 상기 기판은 상기 구멍을 감싸는 프레임 형태를 갖는다. 프레임상에 구축된 다이의 전기 상호 연결을 위해, 다이 부착 표면상에서, 상기 프레임 기판은 상기 구멍의 하나 이상의 에지에 인접한 가장자리 영역을 수용하며, 프레임의 하나 이상의 외부 에지를 따라 배치된 와이어 본드 사이트를 수용한다. 상기 다이 부착 표면의 반대 표면에서, 상기 프레임 기판은 적층 패키기가 구축될 패키지의 기판상의 대응하는 z-인터커넥트와 함께 정렬하기 위해 배열된 하나 이상의 z-인터커넥트 볼 패드를 가진다. 또한 적층 패키지는 프레임 기판을 갖는다. 또한 적층 패키지 어셈블리는 주변 솔더 볼 z-인터커넥트를 이용하여 제 1 패키지 위에 구축된 제 2 패키지를 포함하며, 이때 제 1 패키지는 몰드 캡에 의해 내장되는 하나 이상의 다이를 포함하며, 제 2 패키지는 프레임 기판상에 구축되는 하나 이상의 다이를 포함한다. 상기 패키지가 구축될 때, 상기 기판의 구멍은 하부 패키지의 몰드 캡을 수용하도록 크기와 형태가 정해진다. 즉, 어셈블리에서 몰드 캡은 상기 프레임 기판의 구멍내의 가용 공간으로 돌출된다.

Description

속이 빈 기판을 포함하는 적층 반도체 패키지 어셈블리{STACKED SEMICONDUCTOR PACKAGE ASSEMBLY HAVING HOLLOWED SUBSTRATE}
도 1은 패키지 기판들 사이에 주변 솔더 볼에 의해, z-인터커넥트를 갖는 종래의 패키지-온-패키지 멀티패키지 모듈을 도식한 도면이다.
도 2는 본 발명의 한가지 태양에 따르는, 적층 다이 하부 패키지의 몰드 캡을 수용하도록 크기와 형태가 정해진 구멍을 가진, 패키지-온-패키지 어셈블리의 한 예를 도식한 도면이다.
도 3은 본 발명의 한가지 태양을 따르는, z-인터커넥트 볼의 직경보다 더 작은, 하부 패키지의 몰드 캡을 수용하도록 크기와 형태가 정해진 구멍을 갖는 패키지-온-패키지 어셈블리의 한 예를 도식한 도면이다.
도 4A는 주변 솔더 볼에 의해 적층 패키지가 구축되는 패키지의 몰드 캡을 수용하도록 크기와 형태가 정해지는 구멍을 갖는 적층 패키지 기판을 도식한 도면이다.
도 4B는 도 4A의 기판의 평면도이다.
도 5A ~ 5F는 본 발명의 한 가지 태양에 따라 적층 상부 패키지의 구축을 단계별로 도식한 도면이다.
도 6은 오버-몰딩을 갖는, 도 2와 유사한 패키지-온-패키지 어셈블리를 도식 한 도면이다.
본 발명은 U.S. 가출원 No.60/686,283 "Stacked semiconductor package assembly having hollowed substrate" (2005, 5, 31)으로부터 우선권을 주장하고 있으며, 본원에서 이를 참조로 인용한다.
본 발명은 반도체 패키징에 관한 것이다.
휴대용 전자 제품, 가령 모바일 폰, 모바일 컴퓨팅 장치 및 다양한 소비자 제품은 최소 비용으로, 한정된 풋프린트와 최소한의 두께와 무게에서, 보다 높은 반도체 기능 및 성능을 요구한다. 이러한 사실은 산업을 개별 반도체 칩의 집적도를 증가시키는 방향으로 이끌고 갔다.
패키지의 기능성과 성능을 증가시키기 위한 한 가지 접근법으로, 집적이 "z-축(z-axis)"에서 구현된다, 즉 칩을 적층함으로써 하나의 패키지에 7개까지의 칩의 스택이 사용되어 왔다. 이는 하나의 칩 패키지의 풋프린트를 갖고, 두께는 계속하여 감소할 수 있는 밀집된 칩 구조를 제공한다. 적층 다이 패키지(stacked die package)의 비용은 단일 다이 패키지의 비용보다 더 높으며, 어셈블리의 수율(yield)은 개별 패키지의 다이를 패키징하는 것에 비교되는 경쟁력 있는 최종 비용을 보증할만큼 충분히 높다.
적층 다이 패키지에 쌓여질 수 있는 칩의 수의 실질적인 한계는, 적층 다이 패키지의 하한 최종 테스트 수율(yield)이다. 불가피하게, 패키지의 일부 다이에서 어느 정도는 결함이 발견될 것이며, 그에 따라 최종 패키지 테스트 수율은 개별 다이 테스트 생산품의 수율일 것이고, 이는 항상 100% 미만이다. 패키지에 단 2개의 다이가 쌓여 있고, 그 중 하나가 설계 복잡도나 기법 때문에 낮은 수율을 가질 경우에조차, 이는 특별한 문제가 될 수 있다.
"z-축" 집적에 대한 또 다른 접근법은, 다이 패키지들을 적층하여, 멀티-패키지 모듈(multi-package module)을 형성하는 것이 있다. 적층된 패키지들은 적층-다이의 패키지에 비교하여 여러 장점을 제공할 수 있다. 종래의 적층된 볼 그리드 어레이 패키지의 예가 U.S. 특허, 제7,064,426호에 기재되어 있다.
가령, 다이를 갖는 각각의 패키지가 전기적으로 테스트되어, 만족스러운 성능을 보여주지 않으면 패키지가 적층되기 전에 폐기될 수 있다. 따라서 최종 적층 멀티-패키지 모듈의 수율이 최대가 된다.
칩 타입 및 구성에 대해 가장 효율적인 제 1 레벨 인터커넥트 기법, 가령, 와이어 본딩, 또는 플립 칩을 이용하여, 스택에서 하나씩의 다이, 또는 둘 이상의 다이가, 각각 하나의 패키지로 패키징되어, 성능을 최대화하고, 비용을 최소화할 수 있다.
적층 멀티-패키지 모듈의 패키지들 간 z-인터커넥트는 제조 관점, 설계 유연성 및 비용 측면에서 핵심 기술이다. 제안된 Z-인터커넥트는 주변 솔더 볼 연결을 포함한다. 스택 멀티-패키지 모듈에서 z-인터커넥트를 위해 주변 솔더 볼을 사용하는 것이, 만들어질 수 있는 연결의 수를 제한하고, 설계 유연성을 제한하며, 결과적으로, 더 두껍고 더 비싼 패키지를 초래한다.
도 1은 일반적으로 "패키지-온-패키지(package-on-package)" 어셈블리라고 알려져 있는 종래의 멀티패키지 모듈의 일례를 도시하며, 여기서 적층 패키지들 간의 z-인터커넥션이, 솔더 볼에 의해 구축된다. 이 예에서, 제 1 패키지("하부" 패키지)는 다이 부착 접착제를 이용하여 "하부" 패키지 기판(12)의 다이 부착 표면에 장착되어 있는 다이를 포함하는 종래의 볼 그리드 어레이 패키지일 수 있다. 상기 하부 패키지 기판은 하나 이상의 금속 층(도 1에서 도시된 예에서는 2개의 금속 층이 나타남)을 가진다. 와이어 본드에 의해, 하부 패키지 다이는 하부 기판에 전기적으로 연결되어 있으며, 상기 하부 패키지 다이와 와이어 본드는 몰드 캡에 내장되어 있다. 도 1의 실시예에서는 제 2 레벨 인터커넥트 솔더 볼(18)에 의해, 상기 하부 패키지 기판은 회로, 가령 패키지가 배치되는 장치내의 마더보드에 전기적으로 연결된다. 이 예에서, 제 2 패키지("상부" 패키지)는 차례로 쌓여 있으며, 다이 부착 접착제를 이용하여 "상부" 패키지 기판(14)에 부착된 두 개의 다이를 포함한다. 상기 하부 패키지 기판은 하나 이상의 금속 층(도 1에서 도식된 실시예에서는 2 개)을 포함한다. 와이어 본드에 의해, 상기 상부 패키지 다이는 상기 상부 기판에 전기적으로 연결되어 있고, 상기 상부 기판의 다이 부착 표면과 그 위에 구축된 모든 구조물이 캡슐화된다. 그러므로 상부 패키지는 하부 패키지 위에 쌓아지고, 상부 패키지에서 z-인터커넥트 솔더 볼(16)이 상기 상부 패키지 기판(14)의 주변에 배치되어 하부 패키지의 몰드 캡을 갖는 상부 패키지 기판에 간섭(interference) 없이 z-인터커넥트에 영향을 줄 수 있다는 사실만 제외하면 상기 하부 패키지와 구조적으로 유사하다.
삭제
기판(12, 14)의 표면에서, 솔더 마스크가 금속 층 위로 패턴처리되어, 전기 연결을 위한 본딩 사이트에서, 가령, 와이어 본드 및 솔더 볼을 본딩하기 위한 와이어 본딩 사이트 및 본딩 패드에서, 아래 위치하는 금속이 노출된다.
속이 빈 기판을 갖는 본 발명은 적층 반도체 패키지에 관한 것이다. 즉, 주면 솔더 볼 z-인더커넥트를 이용하여 적층 패키지가 구출되는 하부 패키지의 몰드 캡을 수용하도록 크기가 정해지는 구멍과 함께 기판이 제공된다는 뜻이다.
본 발명의 한가지 태양에서, 적층 패키지가 구축되는 패키지의 몰드 캡을 수용하도록 크기와 형태가 정해지며, 일반적으로 중앙에 위치하는 구멍을 갖는 적층 패키지 기판을 특징으로 한다. 따라서 상기 기판은 구멍을 감싸는 프레임의 형태를 갖는다. 프레임상에 구축되는 다이의 전기적 상호 연결을 위해, 다이 부착 표면에서, 상기 프레임 기판은 구멍의 하나 이상의 에지에 인접한 가장자리 영역을 갖고, 프레임의 외부 에지에 평행인 둘 이상의 열의 형태로 배열된 와이어 본드 사이트를 갖는다. 다이 부착 표면의 반대쪽 표면에서, 프레임 기판은 적층 패키지가 구축되는 패키지의 기판상의 대응하는 z-인터커넥트 패드와 함께 정렬되도록 z-인터커넥트를 배치한다.
본 발명의 또 다른 태양에서, 프레임 기판을 갖는 적층 패키지가 특징이다.
본 발명의 또 다른 태양에서, 주변 솔더 볼 z-인터커넥트를 이용하여 제 1 패키지상에 구축되는 제 2 패키지를 갖는 적층 패키지 어셈블리가 특징이다. 제 1 패키지(또는 "하부" 패키지라고 일컬어지는)는 제 1 패키지 기판의 다이 부착 표면에 부착되는 하나 이상의 다이를 가지며, 상기 다이는 몰드 캡에 의해 내장된다. 상기 제 2 패키지(또는 "상부" 패키지)는 프레임 기판 위에 구축된 하나 이상의 다이를 포함한다. 상기 프레임 기판은 구멍을 감싸는 프레임의 형태를 지닌다. 다이 부착 표면에서, 프레임상에 구축된 다이의 전기적 상호 연결을 위해, 상기 프레임 기판은 상기 구멍의 하나 이상의 에지에 인접하는 다이 부착 가장자리 영역과, 상기 프레임의 하나 이상의 외부 에지에 평행하게 배치된 와이어 본드 사이트의 하나 이상의 열을 갖는다. 다이 부착 표면의 반대쪽 표면에서, 상기 프레임 기판은 적층 패키지가 구축될 패키지의 기판상의 대응하는 z-인터커넥트와 함께 정렬되기 위해 배열되는 z-인터커넥트 볼 패드의 하나 이상의 열을 가진다. 기판의 상기 구멍은 패키지가 구축될 때, 하부 패키지의 몰드 캡을 수용할 수 있도록 크기와 형태가 정해진다. 즉, 어셈블리에서, 몰드 캡은 상기 프레임 기판의 구멍내의 가용 공간으로 돌출한다.
일부 실시예에서, 구멍은 일반적으로 장방형, 또는 사각형 몰드 캡을 수용할 수 있도록 장방형, 예를 들어 사각형이다. z-인터커넥션이 완료될 때, 상기 구멍은 몰드 캡이 돌출되도록 충분한 크기여야 한다. 일부 실시예에서, 상기 몰드 캡이 하부 패키지 기판 표면과 만날때 상기 구멍은 몰드 캡의 풋프린트만큼 커야 한다. 일부 실시예에서, 상기 몰드 캡은 경사진 면을 가질때, 상기 구멍은 몰드 캡 풋프린트의 크기와 몰드 캡의 상부 표명의 크기 사이의 범위의 크기를 가지면서, 상기 몰드 캡 풋프린트보다 다소 작을 수 있다.
일부 실시예에서, 제 1 패키지는 볼 그리드 어레이 패키지이며, 와이어 본딩에 의해, 제 1 패키지 기판 위에 구축되고, 상기 기판에 상호연결되어 있으며, 플립 칩 인터커넥션에 의해 기판 위에 구축된 하나 이상의 다이를 포함할 수 있다.
본 발명의 또 다른 태양에서, 적층 패키지-온-패키지 어셈블리를 형성하는 방법을 특징지울 수 있다. 상기 방법은 다이 부착 면과, 반대쪽 표면과, 상기 몰드 캡을 수용하도록 크기와 형태가 정해지는 구멍과, 상기 반대쪽 면 위에 하나의 열, 또는 어레이의 형태로 배치되는 z-인터커넥트 솔더 볼 패드를 포함하는 프레임 기판을 제공하는 단계와, 하나 이상의 다이를, 프레임 기판의 다이 부착 면의 다이 부착 영역 위에 구축하고, 와이어 본드에 의해, 상기 다이를 기판의 다이 부탁 표면으로 인터커넥팅하고, 상기 다이와 상기 프레임 기판의 다이 부착 표면상의 인터커넥트를 캡슐화하여, z-인터커넥트 솔더 볼을 반대쪽 표면상의 솔더 볼 패드 위에 구축하는 단계를 포함하는 것을 특징으로 한다.
적층 패키지 어셈블리를 형성하기 위한 방법에 있어서, 상기 방법은 제 1 패키지 기판의 몰드 캡 면 위에 구축된 다이를 포함하는 몰딩된 제 1 패키지를 제공하는 단계로서, 이때 상기 제 1 패키지 기판은 주변 z-인터커넥트 솔더 볼 패드를 상기 몰드 캡 면 위에 가지는 단계와, 적층 제 2 패키지를 제공하는 단계와, z-인터커넥트 솔더 볼을 상기 프레임 기판의 반대쪽상의 상기 솔더 볼 패드 위에 구축하는 단계와, 제 2 패키지상의 z-인터커넥트 솔더 볼이 제 1 패키지상의 각각의 솔더 볼 패드와 함께 정렬되도록 상기 제 2 패키지를 정렬하는 단계와, 상기 솔더 볼을 상기 솔더 볼 패드에 접촉시키고, 구축 및 상기 제 1 패키지 기판과 상기 제 2 패키지 기판 간의 전기적 인터커넥션을 완료하기 위해, 상기 솔더 볼을 리플로우(reflow)하는 단계를 포함함을 특징으로 한다. 일부 실시예의 경우에서는 상기 어셈블리가 오버-몰딩될 수 있다.
도 1의 패키지-온-패키지 모듈에서의 z-인터커넥션은, 상기 상부 패키지 기판(14)의 아래쪽 금속 층상에서 주변 본딩 패드에 부착된 솔더 볼(16)을 상기 하부 패키지 기판(12)의 위쪽 금속 층상의 주변 본딩 패드로 리플로우(reflow)시킴으로써, 구축되어 진다. 이러한 구성에서, 상부 패키지와 하부 패키지 간의 거리 h는 상기 하부 패키지의 몰드 캡 높이만큼 커야하며, 상기 하부 패키지 다이의 두께나 몰딩 물질의 플로우 특성에 따라 달라지는데, 이는 0.3㎜ 이상이고, 0.5㎜ 내지 1.5㎜의 범위내에 있는 것이 일반적이다. 따라서 리플로우되어 본딩 패드와 바람직한 접촉상태를 이루도록, 상기 z-인터커넥트 솔더 볼(16)은 충분히 큰 직경을 가져야 한다. 즉, 상기 z-인터커넥트 솔더 볼 직경이 캡슐화된 높이보다 커야 한다. 큰 볼 직경은, 패키지들 사이에서 형성될 수 있는 z-인터커넥션의 수를 제한하면서 가용 공간에서 적용될 수 있는 볼의 수를 제한하는 큰 볼 피치를 초래한다. 부가적인 볼의 열을 추가함으로써 지정 피치에서 더 많은 볼이 적용될 수 있다. 그러나 이는 z-인터커넥션에 대해, 추가적인 기판 영역을 지정할 필요가 있으며, 주어진 하부 패키지 다이 사이즈에 대해, 패키지 풋프린트의 증가를 초래할 수 있다. 이러한 문제는 하부 패키지가 둘 이상의 적층 다이를 포함할 때 더 악화되는데, 왜냐하면 추가적인 다이가 전체 몰드 캡 두께에 추가되기 때문이다. 일부 하부 패키지 구성에 있어서, 주변 솔더 볼 z-인터커넥션을 이용하는 종래의 패키지-온-패키지 구성은 실용적이지 않을 수 있다.
지금부터 본 발명이 도면을 참조하여 더욱 상세하게 설명될 것이며, 이는 본 발명의 실시예들이다.
도 2를 참조하여, 제 1 패키지(하부 패키지)(21)는 몰딩된 적층 다이 볼 그리드 어레이 패키지(molded stacked die ball grid array package)이다. 상기 제 1 패키지는 두 개의 다이를 포함한다, 즉, 하부 패키지 기판(22)의 다이 부착 표면에 구축된 하부 다이와, 상기 하부 다이 위에 구축된 상부 다이를 포함한다. 본 실시예의 상기 하부 패키지 기판은, 유전 층의 각각의 면에 하나씩 위치하는 두 개의 금속 층을 가진다. 상기 금속 층들은 비아에 의해 연결되어 있다. 솔더 마스크가 각각의 금속 층 위에 놓여 있고, 전기 연결을 위한 상기 금속 층 위의 사이트, 가령 와이어 본드 사이트와, 솔더 볼 패드가 노출되도록 패턴처리된다. 상기 다이는 다이 부착 접착제, 가령, 다이 부착 에폭시나, 필름 접착제를 이용하여 구축된다. 다이 위의 패드를 하부 기판의 다이 부착 표면에서 금속 층 위에 노출된 사이트에 연결하는 와이어 본드에 의해, 상기 다이는 하부 기판(22)에 전기적으로 상호 연결되어 있고, 상기 다이와 상기 와이어 본드는 몰드 캡 내로 캡슐화됨으로써 내장된다. 표준 볼 그리드 어레이 패키지는 U.S. 출원 제7,064,426호에 기재되어 있다.
도 2에서 도식된 본 발명의 실시예에서, "상부" 패키지(23)는 "프레임" 기판(24) 위에 2개의 다이를 갖는다. 즉, 상부 패키지 기판(24)은 개구부를 감싸는 프레임의 형태를 가지며, 이는 도 4A와 4B에서 단면도와 평면도로 나타난다. (상부 면의) 다이 부착 표면에서, 프레임 기판은, 프레임상에 구축된 다이의 전기적 인터커넥션을 위해, 상기 개구부의 에지의 적어도 일부에 이웃하는 가장자리 다이 부착 영역과, 하나 이상의 외부 프레임 에지를 따라 배치되는 와이어 본드 사이트의 하나 이상의 열을 수용한다. 이 예시에서, 상기 개구부은 패키지가 구축될 때 사각 형태의 하부 패키지 몰드 캡에 적응하도록 크기가 정해진 사각형인 것이 일반적이다. 즉, 상기 몰드 캡은 프레임 기판의 개구부 내부의 이용 가능한 공간으로 돌출된다. 또한, 본 예시에서, 상기 다이 부착 영역은 상기 사각형태의 개구부의 모든 4개의 면에 가장자리 영역(margin)을 가진다. 제 1 다이는, 다이 부착 접착제에 의해, 도 4B에서 점선(46)으로 나타나는 영역 내에서, 개구부의 가장자리 영역에 부착된다. 제 2 다이는 다이 부착 접착제에 의해 제 1 다이에 부착되고, 다이 상의 패드를, 상부 기판의 다이 부착 표면의 금속 층 상의 노출된 사이트로 연결하는 와이어 본드에 의해 다이들은 상부 기판(24)에 인터커넥트된다. 다이 부착 표면의 반대편 표면상에서, 상기 프레임 기판(24)은 하부 패키지의 기판상에 위치하는 z-인터커넥트 패드에 대응하면서 정렬되도록 배치되어 있는 z-인터커넥트 볼 패드의 하나 이상의 열을 수용한다. z-인터커넥트 솔더 볼(26)은 볼 패드상에 장착되고, 그 후, 리플로우(reflow)되어, 상부 기판(24)과 하부 기판(22) 간의 인터커넥션을 형성할 수 있다. 어셈블리와 회로, 가령 마더보드 간의 인터커넥션을 위해, 제 2 레벨 인터커넥트 솔더 볼(28)이 하부 기판(22)의 하부 면("랜드")상에 위치하는 제 2 레벨 인터커넥트 사이트에 부착된다.
도 4A와 도 4B를 참조하여, 프레임 기판(44)이 개구부(40)를 포함한다. 상기 프레임 기판은 다이 부착("상부") 면(45)을 가지며, 상기 면(45)의 주변 영역에, 본드 핑거(bond finger, 48)가 배치되며, 본 실시예에서, 상기 본드 핑거는 기판(44)의 외부 에지(43)에 이웃하여 위치하고 있다. 도 4B에서 점선(46)에 의해 정의되는 다이 부착 영역은, 프레임 기판(44)의 개구부(40)의 에지(41)와 이웃하는 프레임 기판(44)의 내부 가장자리 영역(inner margin)에 위치한다.
도 2가 나타내는 바와 같이, 본 발명에 따르는 어셈블리 공정에서, 하부 패키지 몰드 캡은 상기 프레임 기판의 개구부로 돌출된다. 상기 솔더 볼은 상기 몰드 캡의 상부와 상기 개구부의 상부 패키지상의 제 1 다이의 아래쪽 면 사이에 여유분을 제공하기에 충분한 크기이며, 상기 개구부의 에지와 상기 몰드 캡 사이에 여유분이 존재하도록 상기 개구부의 크기가 정해진다. 일부 실시예에서(도 6을 참조), 어셈블리는 오버-몰딩(overmold)될 수 있으며, 이러한 실시예에서, 캡슐화 공정 동안 몰딩 혼합물의 유입을 위해, 충분한 거리가 상기 몰드 캡과 다이 사이에서, 그리고 몰드 캡과 개구부의 에지 사이에서 제공되어야만 한다.
도 2를 참조하면, 도 1의 종래의 패키지에서처럼, z-레벌 인터커넥트 솔더 볼은 상부 패키지와 하부 패키지 사이에서 간격 h를 제공하도록 크기가 정해진다. 본 발명을 따르는 상부 패키지 기판이 프레임 기판이기 때문에, 종래의 패키지-온-패키지 모듈에서 수용될 수 있는 것보다, 도 2의 실시예에서 있어서 (본 경우에 있어서는 2개의 적층 다이를 덮는) 훨씬 두꺼운 몰드 캡이 수용된다. 이에 따라 어셈블리에서 하부 패키지의 반도체 소자 밀도가 증가될 수 있다.
어셈블리가 형성되면, z-인터커넥션이 완성되며, 도 2에서 나타내는 바와 같이, 어셈블리와, 상기 어셈블리가 배치되는 소자내의 회로 간의 상호 연결을 위해, 제 2 레벨 인터커넥트 볼(28)이 제 1 패키지 가판의 아래쪽 면의 상기 솔더 볼 패드상에 구축된다.
본 발명의 또 다른 실시예가 도 3에서 도시된다. 본 실시예에서, 하부 패키지(31)는 하나의 다이를 가지며, 몰드 캡은 도 1에서 도시된 종래의 패키지-온-패키지 모듈에서와 같은 두께를 가진다. 그러나 본 발명에 따르는 상부 패키지 기판(24)이 프레임 기판이기 때문에, 몰드 캡은 개구부내에서 수용될 수 있다. 상부 기판과 하부 기판 사이의 간격 t는 종래의 패키지-온-패키지 어셈블리의 간격 h보다 작게 형성될 수 있다. 이에 따라 더 작은 z-인터커넥트 솔더 볼(36)을 사용하는 것이 가능해진다. 더 작은 z-인터커넥트 볼의 사용은 더 작은 볼 피치를 허용하며, 더 고밀도의 인터커넥션 라우팅을 사용할 수 있게 해준다. 따라서 패키지들 간에, 종래의 어셈블리에서보다 더 많은 인터커넥션을, 인터커넥션에 추가적인 임의의 기판 영역을 지정할 필요없이 제공할 수 있다. 한편 일부 설계에서는, 인터커넥션에 약간의 기판 영역만을 지정할 필요가 있기도 하다. 어셈블리와 아래에 위치하는 회로, 가령 마더보드 간의 상호 연결을 위해, 제 2 레벨 인터커넥트 솔더 볼(38)이, 하부 기판(32)의 아래쪽 면("랜드")상의 제 2 레벨 인터커넥트 사이트에 부착되어 있다.
본 발명에 따르는 상부 패키지가 도 5A ~ 도 5E에서 도시되는 단계에 걸쳐 형성되는 것이 일반적이며, 본 발명에 따르는 어셈블리는 도 5E, 5F, 5G에서 도시된다. 도 5A는 상부 기판 프레임(44)을 도시하며, 상기 상부 기판 프레임(44)은, 금속 층이 정확하게 패턴처리되는 종래의 기판 물질로 형성될 수 있고, 개구부는 종래의 기구를 이용하여, 펀칭(punching)되거나, 쏘우잉(sawing)될 수 있다. 본 실시예의 기판은 두 개의 금속 층과, 그 사이에 위치하는 유전체 층을 포함하며, 상기 금속 층들은 비아에 의해, 상기 유전 층을 거쳐 연결될 수 있다. 다른 기판 타입이 상부 기판에 대해 사용될 수 있다. 가령, 2 내지 6개의 금속 층을 지닌 박판, 또는 4 내지 8개의 금속 층을 지닌 빌드-업 기판, 또는 1 내지 2개의 금속 층을 지닌 유연한 폴리마이드 타입, 또는 세라믹 다층 기판이 있다. 일반적으로 기판은 패턴처리하고, 빌드-업하는 종래의 방법으로 구축될 수 있고, 금속 층의 설계는 개구부을 수반하며, 상기 개구부은 쏘우잉, 또는 펀칭으로 형성될 수 있다. 완성 단계에서 개별 패키지가 쏘우잉, 또는 펀칭 단일화되는 스트립에서 상기 기판은 한 열의 형태로, 또는 기판의 어레이의 형태로 형성된다.
도 5B를 참조하여, 다이 부착 접착제(513)를 이용하여, 프레임 기판의 개구부의 에지의 가장자리 영역에서, 제 1 다이(514)는 다이 부착 영역 위로 구축된다. 상기 다이는 활성면(active-side)을 위로하여 구축된다. 일부 실시예에서, 다이는 개구부의 모든 에지에 이웃하는 가장자리 영역(margin)에 부착된다. 또 다른 실시예에서의 상기 다이는 하나의 차원에서 개구부보다 더 좁을 수도 있으며, 이러한 실시예에서 상기 다이는 개구부의 한 부분에서, 가령 일반적으로 장방형, 또는 사각형 개구부의 마주보는 에지에서, 에지의 인접한 가장자리 영역에 부착될 수 있다. 제 2 다이(524)는 다이 부착 접착제(523)를 이용하여 활성면을 위로 향하여, 제 1 다이의 위로 향하는 활성 표면 위로 구축될 수 있다. 도 5C를 참조하여, 상부 기판의 위쪽 면상의 금속 층 위에 존재하는 패턴처리되는 솔더 마스크에서 노출되는 와이어 본드 사이트와, 다이 위의 패드 사이의 와이어 본드(58)에 의해, 제 1 다이와 제 2 다이는 프레임 기판에 연결될 수 있다. 도 5D를 참조하여, 상부 프레임 기판의 다이 부착 표면과, 다이와 와이어를 포함하는 상기 다이 부착 표면상에 구축된 모든 특징부는 캡슐화 물질(57)을 이용하여 캡슐화된다. 그 후, 도 5E를 참조하여, z-인터커넥트 솔더 볼(26)이상부 프레임 기판의 마주보는 면상의 솔더 볼 패드 위에 구축되어 적층 상부 패키지(24)를 형성할 수 있다.
도 5E에서 나타내는 바와 같이, 그 후 상기 적층 상부 패키지가 몰딩된 하부 패키지(22)와 함께 정렬된다. 그리고, 도 5E의 점선 화살표로 나타낸 바와 같이, 2 개의 패키지가 함께 이동되어, 상부 패키지상의 z-인터커넥트 솔더 볼이 대응하는 하부 패키지의 다이 부착 표면 위의 z-인터커넥트 솔더 볼 패드에 접촉하게 된다. 그 후, 상기 솔더 볼은 인터커넥션을 마무리하기 위해 리플로우(reflow)되어, 도 5F의 어셈블리를 형성한다.
도 5E를 참조하여, 하부 패키지(22)는 하부 패키지 기판에 구축되고, 와이어 본드에 의해 하부 패키지 기판에 연결되는 제 1/제 2 다이(214)를 갖는 적층 다이 패키지이다. 상기 하부 패키지는 몰드 캡(217)을 형성하기 위해 몰딩된다. 또 다른 몰딩된 하부 패키지 구성은 본 발명에 의해, 구상된다. 가령, 하부 패키지가 단 하나의 다이만 가지거나, 둘 이상의 다이를 가질 수 있다. 가령, 하부 패키지의 하나 이상의 다이는 플립 칩 다이일 수 있다.
설명된 바와 같이, 어셈블리는 도 5F 까지의 단계에 의해 형성될 수 있으나, 제 2 레벨 인터커넥션 볼(28)은 생략할 수 있다. 다른 소자, 또는 모듈이 배치될 소자의 회로에 대한 모듈의 인터커넥션이 솔더 볼 인터커넥션이 아닌 다른 수단에 의해 형성될 수 있다. 가령 사용자 환경에 따라 패드, 또는 와이어 본드가 사용될 수 있다.
실전에서, 상부, 하부 패키지 모두가 열, 또는 어레이 기판 스트립으로 시작하여, 하나의 열의 형태로, 또는 어레이로 형성될 수 있다. 본 발명에 따르는 상부 패키지는 하나의 열, 또는 어레이 기판 스트립으로 시작되도록 형성될 수 있고, 상기 스트립상에 형성될 수 있으며(도 5C까지), 그 후 패키지의 모든 열, 또는 어레이가 캡슐화되고, 상기 캡슐이 단단해지며, 개별 패키지가 쏘우잉 단일화(saw-singulated)될 수 있다. 하부 패키지는 하나의 열, 또는 어레이 기판 스트립으로 시작하여, 캐버티 몰딩의 단계까지 포함하여, 몰드 캡을 형성할 수 있다. 하부 패키지 위의 상부 패키지의 어셈블리가 하부 패키지의 스트립, 또는 어레이상에서 수행될 수 있다. 그 후 상기 어셈블리는 하부 기판을 통해 펀칭에 의해 단일화될 수 있다.
일부 실시예에서, 어셈블리는 오버-몰딩(over-molding)될 수 있다. 즉, 몰딩 혼합물, 또는 캡슐화 물질(67)이 상기 상부 패키지와 하부 패키지 사이의 공간을 충진시키기 위해 공급되며, 또한 상부 패키지의 측면과 상면에서 얇을 층에 공급되어 도 6에서 도식된 오버-몰딩된 모듈(60)이 형성될 수 있다. 오버-몰딩된 모듈이 요망되고, 어셈블리가 스트립, 또는 어레이 형태로 형성될 때, 캡슐화는 어셈블리의 전체 스트립, 또는 어레이를 캡슐화함으로써 완성될 수 있고, 쏘우잉 단일화에 의해 개별 모듈이 획득된다(도 6 참조).
본 발명의 멀티 패키지 모듈은 다양한 적용예, 가령 컴퓨터, 휴대용 통신 기기, 소비자 제품의 경우에서 사용될 수 있다.

Claims (19)

  1. 적층 패키지 어셈블리에 있어서, 상기 어셈블리는
    제 1 패키지와,
    주변 솔더 볼 z-인터커넥션(peripheral solder ball z-interconnect)을 이용하여 상기 제 1 패키지 위에 구축되는 제 2 패키지
    를 포함하며, 상기 제 1 패키지는 제 1 패키지 기판의 다이 부착 면에 부착된 하나 이상의 제 1 패키지 다이를 포함하고, 상기 제 1 패키지 다이는 몰드 캡(mold cap)에 내장되며,
    상기 제 2 패키지는 프레임 기판의 다이 부착 면에 장착되는 하나 이상의 제 2 패키지 다이를 포함하고, 상기 프레임 기판은 개구부를 둘러싸는 프레임 형태를 지니며, 상기 개구부는, 제 2 패키지가 제 1 패키지 기판 상에 장착될 때 제 1 패키지 상에서 몰드 캡을 수용하도록, 형태와 크기가 정해지며, 적층 가능한 패키지 기판이 개구부의 에지(edge)의 일부분 이상에 이웃하는 가장자리 다이 부착 영역(marginal die attach region)을 포함하는 것을 특징으로 하는 적층 패키지 어셈블리.
  2. 제 1 항에 있어서, 상기 프레임 기판은 다이 부착 면 상에, 상기 개구부의 에지의 일부분 이상에 이웃하는 가장자리 다이 부착 영역을 포함함을 특징으로 하는 적층 패키지 어셈블리.
  3. 제 1 항에 있어서, 제 2 패키지 다이의 전기적 인터커넥션을 위해, 상기 프레임 기판은 다이 부착 면 상에, 하나 이상의 외부 프레임 에지를 따라 위치하는 와이어 본드 사이트(wire bond site)의 하나 이상의 열(row)을 포함함을 특징으로 하는 적층 패키지 어셈블리.
  4. 제 1 항에 있어서, 상기 프레임 기판은, 상기 다이 부착 면의 반대쪽 면에서, 상기 제 1 패키지의 기판 상의 대응하는 z-인터커넥트 패드에 따라 정렬하도록 배열되는 복수의 z-인터커넥트 볼 패드를 포함함을 특징으로 하는 적층 패키지 어셈블리.
  5. 제 1 항에 있어서, 패키지가 장착될 때, 하부 패키지 상의 몰드 캡을 수용하도록, 프레임 기판의 개구부의 형태와 크기가 정해짐을 특징으로 하는 적층 패키지 어셈블리.
  6. 제 1 항에 있어서, 상기 몰드 캡은, 프레임 기판의 개구부의 내부 공간으로 돌출됨을 특징으로 하는 적층 패키지 어셈블리.
  7. 제 1 항에 있어서, 상기 개구부의 형태는 장방형(rectangular)임을 특징으로 하는 적층 패키지 어셈블리.
  8. 제 7 항에 있어서, 상기 개구부의 형태는 정사각형(square)임을 특징으로 하는 적층 패키지 어셈블리.
  9. 제 1 항에 있어서, 상기 개구부는 상기 몰드 캡의 풋프린트만큼 큰 것을 특징으로 하는 적층 패키지 어셈블리.
  10. 제 1 항에 있어서, 상기 개구부는 상기 몰드 캡의 표면만큼 큰 것을 특징으로 하는 적층 패키지 어셈블리.
  11. 제 1 항에 있어서, 상기 몰드 캡의 풋프린트는 상기 몰드 캡의 표면보다 크며, 상기 개구부의 크기는 상기 몰드 캡의 풋트린트의 크기와 상기 몰드 캡의 상부 표면의 크기 사이의 범위를 가짐을 특징으로 하는 적층 패키지 어셈블리.
  12. 제 1 항에 있어서, 제 1 패키지는 볼 그리드 어레이 패키지(ball grid array package)임을 특징으로 하는 적층 패키지 어셈블리.
  13. 제 1 항에 있어서, 상기 제 1 패키지는 와이어 본딩에 의해 상기 제 1 패키지 기판 상에 장착되어 상기 제 1 패키지 기판과 인터커넥팅되는 하나 이상의 다이를 포함함을 특징으로 하는 적층 패키지 어셈블리.
  14. 적층 가능한 반도체 패키지를 형성하기 위한 방법에 있어서, 상기 방법은
    다이 부착 면과, 상기 다이 부착 면의 반대쪽 면과, 패키지의 몰드 캡(mold cap)을 수용하고 패키지의 기판 상에 장착되도록 형태와 크기가 정해진 개구부와, 상기 개구부의 에지의 일부분 이상에 이웃하는 가장자리 다이 부착 영역(marginal die attach region)과, 상기 반대쪽 면 위에 하나의 열(row), 또는 어레이(array)의 형태로 배열되는 z-인터커넥트 솔더 볼 패드를 포함하는 프레임 기판을 제공하는 단계와,
    하나 이상의 다이를, 프레임 기판의 다이 부착 면의 다이 부착 영역 상에 장착하고, 와이어 본드에 의해, 상기 다이를 기판의 다이 부착 면으로 전기적으로 인터커넥팅하고, 상기 다이와 상기 프레임 기판의 다이 부착 면 상의 인터커넥트를 캡슐화하여, z-인터커넥트 솔더 볼을 반대쪽 면 상의 솔더 볼 패드 위에 장착하는 단계
    를 포함하는 것을 특징으로 하는 적층 가능한 반도체 패키지를 형성하기 위한 방법.
  15. 적층 패키지 어셈블리를 형성하기 위한 방법에 있어서, 상기 방법은
    제 1 패키지 기판의 몰드 캡 면 상에 장착된 다이를 포함하는 몰딩된 제 1 패키지를 제공하는 단계로서, 상기 제 1 패키지 기판은 상기 몰드 캡 면 상에 주변 z-인터커넥트 솔더 볼 패드(peripheral z-interconnect solder ball pad)를 갖는 특징의, 몰딩된 제 1 패키지 제공 단계와,
    청구항 제 14 항에 따르는 방법에 의한 적층 가능한 반도체 패키지를 적층 가능한 제 2 패키지로서 제공하는 단계와,
    z-인터커넥트 솔더 볼을 프레임 기판의 반대쪽 면 상의 솔더 볼 패드 상에 장착하는 단계와,
    제 2 패키지 상의 z-인터커넥트 솔더 볼이 제 1 패키지 상의 각각의 솔더 볼 패드에 따라 정렬되도록, 상기 제 2 패키지를 상기 제 1 패키지에 따라 정렬하는 단계와,
    제 1 패키지 기판과 제 2 패키지 기판의 장착 및 전기적 인터커넥션을 완료하기 위해, 솔더 볼을 솔더 볼 패드에 접촉시키고 리플로우(reflow)하는 단계
    를 포함함을 특징으로 하는 적층 패키지 어셈블리를 형성하기 위한 방법.
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Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI245377B (en) * 2004-11-05 2005-12-11 Advanced Semiconductor Eng Staggered wirebonding configuration
US20070170599A1 (en) * 2006-01-24 2007-07-26 Masazumi Amagai Flip-attached and underfilled stacked semiconductor devices
KR100836663B1 (ko) * 2006-02-16 2008-06-10 삼성전기주식회사 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법
US20070216008A1 (en) * 2006-03-20 2007-09-20 Gerber Mark A Low profile semiconductor package-on-package
US7608921B2 (en) * 2006-12-07 2009-10-27 Stats Chippac, Inc. Multi-layer semiconductor package
JP2008166527A (ja) * 2006-12-28 2008-07-17 Spansion Llc 半導体装置およびその製造方法
US8409920B2 (en) * 2007-04-23 2013-04-02 Stats Chippac Ltd. Integrated circuit package system for package stacking and method of manufacture therefor
US20080258286A1 (en) * 2007-04-23 2008-10-23 Texas Instruments Incorporated High Input/Output, Low Profile Package-On-Package Semiconductor System
KR100882516B1 (ko) * 2007-05-29 2009-02-09 엠텍비젼 주식회사 적층형 패키지 및 이의 제조 방법
KR20090012933A (ko) * 2007-07-31 2009-02-04 삼성전자주식회사 반도체 패키지, 스택 모듈, 카드, 시스템 및 반도체패키지의 제조 방법
US7799608B2 (en) * 2007-08-01 2010-09-21 Advanced Micro Devices, Inc. Die stacking apparatus and method
KR101329355B1 (ko) * 2007-08-31 2013-11-20 삼성전자주식회사 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
US8258614B2 (en) * 2007-11-12 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with package integration
US7709944B2 (en) * 2007-12-18 2010-05-04 Stats Chippac Ltd. Integrated circuit package system with package integration
JP2009188325A (ja) * 2008-02-08 2009-08-20 Nec Electronics Corp 半導体パッケージおよび半導体パッケージの製造方法
US8193624B1 (en) * 2008-02-25 2012-06-05 Amkor Technology, Inc. Semiconductor device having improved contact interface reliability and method therefor
US8247894B2 (en) * 2008-03-24 2012-08-21 Stats Chippac Ltd. Integrated circuit package system with step mold recess
US7956449B2 (en) * 2008-06-25 2011-06-07 Stats Chippac Ltd. Stacked integrated circuit package system
US8270176B2 (en) * 2008-08-08 2012-09-18 Stats Chippac Ltd. Exposed interconnect for a package on package system
US8531043B2 (en) * 2008-09-23 2013-09-10 Stats Chippac Ltd. Planar encapsulation and mold cavity package in package system
US20100102457A1 (en) * 2008-10-28 2010-04-29 Topacio Roden R Hybrid Semiconductor Chip Package
KR20100095268A (ko) * 2009-02-20 2010-08-30 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR101583354B1 (ko) * 2009-06-01 2016-01-07 삼성전자주식회사 반도체 소자 패키지의 형성방법
US20100327419A1 (en) 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US8125066B1 (en) * 2009-07-13 2012-02-28 Altera Corporation Package on package configurations with embedded solder balls and interposal layer
USRE48111E1 (en) 2009-08-21 2020-07-21 JCET Semiconductor (Shaoxing) Co. Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8383457B2 (en) * 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
KR101665556B1 (ko) * 2009-11-19 2016-10-13 삼성전자 주식회사 멀티 피치 볼 랜드를 갖는 반도체 패키지
US8404518B2 (en) * 2009-12-13 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
US8299633B2 (en) * 2009-12-21 2012-10-30 Advanced Micro Devices, Inc. Semiconductor chip device with solder diffusion protection
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101119348B1 (ko) * 2010-07-23 2012-03-07 삼성전기주식회사 반도체 모듈 및 그 제조방법
US8481420B2 (en) * 2011-03-15 2013-07-09 Stats Chippac Ltd. Integrated circuit packaging system with lead frame stacking module and method of manufacture thereof
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US10163877B2 (en) * 2011-11-07 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. System in package process flow
US9881898B2 (en) * 2011-11-07 2018-01-30 Taiwan Semiconductor Manufacturing Co.,Ltd. System in package process flow
KR101818507B1 (ko) 2012-01-11 2018-01-15 삼성전자 주식회사 반도체 패키지
US20130234317A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US9263412B2 (en) 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8546932B1 (en) 2012-08-15 2013-10-01 Apple Inc. Thin substrate PoP structure
US8963311B2 (en) 2012-09-26 2015-02-24 Apple Inc. PoP structure with electrically insulating material between packages
CN103811362A (zh) * 2012-11-08 2014-05-21 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
US9704780B2 (en) * 2012-12-11 2017-07-11 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming low profile fan-out package with vertical interconnection units
US9484327B2 (en) 2013-03-15 2016-11-01 Qualcomm Incorporated Package-on-package structure with reduced height
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
KR102229202B1 (ko) 2013-11-07 2021-03-17 삼성전자주식회사 트렌치 형태의 오프닝을 갖는 반도체 패키지 및 그 제조방법
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US10032662B2 (en) 2014-10-08 2018-07-24 Taiwan Semiconductor Manufacturing Company Packaged semiconductor devices and packaging methods thereof
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9704836B2 (en) 2015-03-16 2017-07-11 Mediatek Inc. Semiconductor package assembly
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
WO2017160231A1 (en) * 2016-03-14 2017-09-21 Agency For Science, Technology And Research Semiconductor package and method of forming the same
US11562955B2 (en) 2016-04-27 2023-01-24 Intel Corporation High density multiple die structure
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US20180053753A1 (en) * 2016-08-16 2018-02-22 Freescale Semiconductor, Inc. Stackable molded packages and methods of manufacture thereof
JP6528145B2 (ja) * 2016-08-31 2019-06-12 株式会社村田製作所 回路モジュールおよびその製造方法
US10388637B2 (en) * 2016-12-07 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a 3D interposer system-in-package module
US10797039B2 (en) 2016-12-07 2020-10-06 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a 3D interposer system-in-package module
KR102666151B1 (ko) 2016-12-16 2024-05-17 삼성전자주식회사 반도체 패키지
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10510721B2 (en) 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
US10593628B2 (en) 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US10672712B2 (en) 2018-07-30 2020-06-02 Advanced Micro Devices, Inc. Multi-RDL structure packages and methods of fabricating the same
US10923430B2 (en) 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183103A (ja) * 1992-01-07 1993-07-23 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JPH0982841A (ja) * 1995-07-05 1997-03-28 Anam Ind Co Inc 熱放出特性及び脱湿性を向上させたボールグリッドアレイ半導体パッケージ
JPH1070233A (ja) * 1996-07-23 1998-03-10 Internatl Business Mach Corp <Ibm> マルチ電子デバイス・パッケージ
JP2004134478A (ja) * 2002-10-09 2004-04-30 Sony Corp 半導体パッケージおよびその製造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3911711A1 (de) * 1989-04-10 1990-10-11 Ibm Modul-aufbau mit integriertem halbleiterchip und chiptraeger
JPH07169872A (ja) * 1993-12-13 1995-07-04 Fujitsu Ltd 半導体装置及びその製造方法
TW396571B (en) 1998-12-11 2000-07-01 Sampo Semiconductor Corp Multi-die semiconductor package
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3398721B2 (ja) 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
TW478136B (en) 2000-12-29 2002-03-01 Kingpak Tech Inc Stacked package structure of image sensor
US6737750B1 (en) * 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
US7138711B2 (en) * 2002-06-17 2006-11-21 Micron Technology, Inc. Intrinsic thermal enhancement for FBGA package
JP2004128155A (ja) * 2002-10-01 2004-04-22 Renesas Technology Corp 半導体パッケージ
TW567566B (en) * 2002-10-25 2003-12-21 Siliconware Precision Industries Co Ltd Window-type ball grid array semiconductor package with lead frame as chip carrier and method for fabricating the same
KR100498470B1 (ko) * 2002-12-26 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
US7126210B2 (en) * 2003-04-02 2006-10-24 Stmicroelectronics, Inc. System and method for venting pressure from an integrated circuit package sealed with a lid
TWI231977B (en) * 2003-04-25 2005-05-01 Advanced Semiconductor Eng Multi-chips package
TWI231983B (en) * 2003-04-25 2005-05-01 Advanced Semiconductor Eng Multi-chips stacked package
US7015571B2 (en) * 2003-11-12 2006-03-21 Advanced Semiconductor Engineering, Inc. Multi-chips module assembly package
TWI239611B (en) * 2004-04-19 2005-09-11 Advanced Semiconductor Eng Multi chip module with embedded package configuration and method for manufacturing the same
JP4504798B2 (ja) * 2004-12-16 2010-07-14 パナソニック株式会社 多段構成半導体モジュール
JP4433298B2 (ja) * 2004-12-16 2010-03-17 パナソニック株式会社 多段構成半導体モジュール
KR100652397B1 (ko) * 2005-01-17 2006-12-01 삼성전자주식회사 매개 인쇄회로기판을 사용하는 적층형 반도체 패키지
US7968371B2 (en) 2005-02-01 2011-06-28 Stats Chippac Ltd. Semiconductor package system with cavity substrate
US7279786B2 (en) 2005-02-04 2007-10-09 Stats Chippac Ltd. Nested integrated circuit package on package system
US8089143B2 (en) 2005-02-10 2012-01-03 Stats Chippac Ltd. Integrated circuit package system using interposer
US7875966B2 (en) 2005-02-14 2011-01-25 Stats Chippac Ltd. Stacked integrated circuit and package system
JP4304163B2 (ja) * 2005-03-09 2009-07-29 パナソニック株式会社 撮像モジュールおよびその製造方法
US7344915B2 (en) 2005-03-14 2008-03-18 Advanced Semiconductor Engineering, Inc. Method for manufacturing a semiconductor package with a laminated chip cavity
KR100836663B1 (ko) * 2006-02-16 2008-06-10 삼성전기주식회사 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법
JP2007250764A (ja) * 2006-03-15 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法
US20070216008A1 (en) * 2006-03-20 2007-09-20 Gerber Mark A Low profile semiconductor package-on-package
TWI315574B (en) * 2006-07-28 2009-10-01 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
US7679002B2 (en) * 2006-08-22 2010-03-16 Texas Instruments Incorporated Semiconductive device having improved copper density for package-on-package applications
KR100744151B1 (ko) * 2006-09-11 2007-08-01 삼성전자주식회사 솔더 넌-엣 불량을 억제하는 구조의 패키지 온 패키지
US9236319B2 (en) * 2008-02-29 2016-01-12 Stats Chippac Ltd. Stacked integrated circuit package system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183103A (ja) * 1992-01-07 1993-07-23 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JPH0982841A (ja) * 1995-07-05 1997-03-28 Anam Ind Co Inc 熱放出特性及び脱湿性を向上させたボールグリッドアレイ半導体パッケージ
JPH1070233A (ja) * 1996-07-23 1998-03-10 Internatl Business Mach Corp <Ibm> マルチ電子デバイス・パッケージ
JP2004134478A (ja) * 2002-10-09 2004-04-30 Sony Corp 半導体パッケージおよびその製造方法

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