JP4484846B2 - くりぬかれた基板を備えるスタック半導体パッケージアセンブリ - Google Patents

くりぬかれた基板を備えるスタック半導体パッケージアセンブリ Download PDF

Info

Publication number
JP4484846B2
JP4484846B2 JP2006152548A JP2006152548A JP4484846B2 JP 4484846 B2 JP4484846 B2 JP 4484846B2 JP 2006152548 A JP2006152548 A JP 2006152548A JP 2006152548 A JP2006152548 A JP 2006152548A JP 4484846 B2 JP4484846 B2 JP 4484846B2
Authority
JP
Japan
Prior art keywords
package
die
substrate
opening
mold cap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006152548A
Other languages
English (en)
Other versions
JP2008226863A (ja
JP2008226863A5 (ja
Inventor
ゲ リー，ヨン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Stats Chippac Pte Ltd
Original Assignee
Stats Chippac Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stats Chippac Pte Ltd filed Critical Stats Chippac Pte Ltd
Publication of JP2008226863A publication Critical patent/JP2008226863A/ja
Publication of JP2008226863A5 publication Critical patent/JP2008226863A5/ja
Application granted granted Critical
Publication of JP4484846B2 publication Critical patent/JP4484846B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1088—Arrangements to limit the height of the assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Combinations Of Printed Boards (AREA)

Description

本出願は、「くりぬかれた基板を備えるスタック半導体パッケージアッセンブリ」と題される2005年5月31日にファイルされた米国仮出願No.60/686,283に基づく優先権を主張する。該仮出願は、ここに参照することによってここに組込まれる。
本発明は、半導体パッケージングに関する。
背景技術及び発明が解決しようとする課題
携帯電話、モバイル・コンピューティング、及び様々な消費者製品などのポータブル電気製品は、最も低いコストで制限されたフットプリントと最小厚さ及び重量とにおいてより高い半導体機能と性能とを必要としている。このことは、個々の半導体チップの一体化を増大させるように産業を動かした。
パッケージの機能と性能とを増大させる1つのアプローチにおいて、一体化は「Z軸」上、すなわち、チップを積み重ねることによって実行され、1つのパッケージに最大7つのチップのスタックが利用されている。このことは、1つのチップパッケージのフットプリントを備えると共に継続的に減少する厚さを得る密度の高いチップ構成をもたらす。スタックダイパッケージのコストは、単一のダイパッケージのコストより単に増加して高くなるだけで、アセンブリ体は、個々のパッケージにてダイをパッケージするのに比べて優位な最終コストを保証するのに十分に高くなっている。
スタックダイパッケージにおいて積み重ねられ得るチップ数に関する実用的な制限は、スタックダイパッケージの低い最終試験体である。必然的に、パッケージのダイのいくつかはある程度不完全になるであろうし、従って、最終的なパッケージ試験体は、それぞれが常に100%より小さい個々のダイ試験体になるであろう。このことは、例え2つのダイのみがパッケージにスタックされるとしても、それらのうちの一方が設計の複雑さまたは技術のために低い生産物となり、特に問題である。
「Z軸」上で一体化することへの他のアプローチは、マルチパッケージモジュールを形成するようにダイパッケージをスタックすることである。スタックされたパッケージは、スタックダイパッケージに比べてたくさんの利点をもたらす。例えば、従来のスタックボールグリッド配列パッケージの例は、米国特許第7,064,426号の背景技術にて説明される。
例えば、そのダイを有する個々のパッケージは、パッケージがスタックされる前に、電気的にテストされると共にそれが申し分ない性能を示すまで拒絶される。結果的に、最終的なスタックマルチパッケージモジュールの生産高は最大化する。
各ダイまたは複数のダイは、性能を最大化しコストを最小化するように、ワイヤボンドまたはフリップチップなどのチップタイプと構成とに対して最も効率的な第一レベル相互接続技術を用いて、スタックにてそれぞれのパッケージにパッケージされる。
スタックマルチパッケージモジュールのパッケージ間のZ相互接続は、製造可能性、設計柔軟性、およびコストの観点から重大な技術である。提案されているZ相互接続は、周縁のはんだボール接続を含んでいる。スタックマルチパッケージモジュールにてZ相互接続に周縁のはんだボールを利用することは、形成され得る接続の数を制限すると共に設計柔軟性を制限し、結果としてより厚くより高いコストのパッケージを生じる。
図1は、一般に「パッケージ−オン−パッケージ」アセンブリとして知られている従来のマルチパッケージモジュールの例の構成を示す断面概略図であり、その中では、スタックパッケージ間のZ相互接続は、はんだボールによって形成されている。この例における第1パッケージ(「ボトム」パッケージ)は、ダイ取付接着剤を用いて「ボトム」パッケージ基板12のダイ取付面上に設置されるダイを有する従来のボールグリッド配列パッケージとしてもよい。ボトムパッケージ基板は、少なくとも1つの金属層(2つは図1に例示される)を有する。ボトムパッケージダイは、ワイヤボンドによってボトム基板に電気的に接続され、ボトムパッケージダイとワイヤボンドとは、モールドキャップに封入される。ボトムパッケージ基板は、例えば、その中にパッケージが配備されるデバイスのマザーボード(図示しない)などの電気回路に、この例においては第二レベル相互接続はんだボール18によって電気的に相互接続される。この例において、第2パッケージ（「トップ」パッケージ）は、一方が他方の上に設置され、ダイ取付接着剤を使って「トップ」パッケージ基板14上に貼り付けられる2のダイを有する。ボトムパッケージ基板は、少なくとも1つの金属層(図1では2つが例示される)を有する。トップパッケージダイは、ワイヤボンドによってトップ基板に電気的に相互接続され、トップ基板のダイ取付面とそれに設置されたすべての構成とはカプセル化される。従って、この例において、トップパッケージは、ボトムパッケージ上にスタックされ、トップパッケージ基板のボトムパッケージのモールドキャップとの干渉なしでZ相互接続を達成するようにトップパッケージのZ相互接続はんだボール16がトップパッケージ基板14の周縁に配置されていることを除いて、ボトムパッケージに構成において類似する。
はんだマスクは、電気接続のためのボンドサイト、例えばワイヤボンドとはんだボールとをボンディングするためのワイヤボンドサイト及びボンドパッドにて基礎的な金属を露出するように基板12，14の面にて金属層上に模様付けされる。
図1のパッケージ−オン−パッケージモジュールにおけるZ相互接続は、トップパッケージ基板14の下側の金属層上の周縁のボンディングパッドに取付けられたはんだボール16を、ボトムパッケージ基板12の上側の金属層上の周縁のボンディングパッド上へリフローすることによって成される。この構成において、トップ及びボトムパッケージの間の距離hは、少なくともボトムパッケージのモールドキャップの高さと同じくらい大きくなければならず、その距離は(他の要素のボトムパッケージダイの厚さとモールド材料の流動率とに依存している)、0.3mm以上でもよく、一般に0.5mmと1.5mm以上との間の範囲である。従って、Z相互接続はんだボール16は、それらがリフローされる際にボトム基板のボンディングパッドとの良好な接触状態を形成するよう、十分に大きい直径でなければならない；すなわち、Z相互接続はんだボールの直径は、カプセル体の高さより大きくなければならない。より大きなボールの直径は、より大きなボールピッチをもたらし、パッケージ間で形成し得るZ相互接続の数を制限して、利用可能なスペースに適合し得るボールの数を次々と制限する。与えられたピッチでのより多くのボールは、ボールの追加の列を足すことによって対応される；しかし、これは、更なる基板領域をZ相互接続に費やすことを必要とし、このことは、結果として、与えられたボトムパッケージダイの大きさに対してパッケージフットプリントの増大を生じる。前記問題は、ボトムパッケージが2つ以上の積み重ねられたダイを備える場合に、追加のダイが全体的なモールドキャップ厚さを増大させるので悪化する。いくつかのボトムパッケージの構成については、周縁のはんだボールZ相互接続を用いた従来のパッケージ−オン−パッケージ構成は実行不可能であるかもしれない。
本発明は、「くりぬかれた」基板を備えるスタック可能な半導体パッケージに関する；すなわち、基板には、周縁のはんだボールZ相互接続を用いてスタック可能なパッケージが設置されるボトムパッケージのモールドキャップを収容できるように寸法取りされた開口が設けられている。
1つの一般的な側面において、本発明は、その上にスタック可能なパッケージが設置されるパッケージのモールドキャップを収容できるように形成されて寸法取りされた概ね中央に位置した開口を具備するスタック可能なパッケージ基板を特徴とする。それに応じて、前記基板は、開口を取り囲む枠形状である。ダイ取付面において、枠基板は、周縁のダイ取付端が少なくとも開口端部付近に対応し、そして、枠上に設置されるダイの電気的相互接続のために、少なくとも1つの外側枠端縁に略平行に2列以上配置又は配列したワイヤボンドサイトのうち少なくとも1つの列に対応している。前記ダイ取付面の反対面において、前記枠基板は、スタック可能なパッケージが設置されるパッケージの基板上の対応するZ相互接続パッドに位置が合うように配置または配列されるZ相互接続ボールパッドのうち少なくとも1つの列を提供する。
他の一般的な側面において、本発明は、そのような枠基板を備えるスタック可能なパッケージを特徴とする。
他の一般的な側面において、本発明は、周縁のはんだボールZ相互接続を用いて第1パッケージに設置された第2パッケージを具備するスタックパッケージアセンブリを特徴とする。第1パッケージ(「ボトム」パッケージと称される)は、モールドキャップによってダイが封入される第1パッケージ基板のダイ取付面に貼り付けられる少なくとも1つのダイを具備する。第2パッケージ(「トップ」パッケージと称される)は、枠基板に設置される少なくとも1つのダイを具備する。枠基板は、開口を取り囲む枠形状をなしている。ダイ取付面において、枠基板は、周縁のダイ取付端が少なくとも開口端部付近に対応し、そして、枠上に設置されるダイの電気的相互接続のために、少なくとも1つの外側枠端縁に略平行に2列以上配置または配列したワイヤボンドサイトのうち少なくとも1つの列に対応している。前記ダイ取付面の反対面において、前記枠基板は、スタック可能なパッケージが設置されるパッケージの基板上の対応するZ相互接続パッドに位置が合うように配置または配列されるZ相互接続ボールパッドのうち少なくとも1つの列を提供する。基板の前記開口は、前記パッケージが設置される際に、ボトムパッケージのモールドキャップを収容できるように形成されて寸法取りされる；すなわち、前記アセンブリにおいて、モールドキャップは枠基板の開口にて形成されるスペース内に突出する。
いくつかの実施形態において、前記開口は、略長方形または正方形のモールドキャップを収容できるように、例えば略正方形の略四角形である。前記開口は、Z相互接続が完成された際に、突出しているモールドキャップを収容できるように少なくとも十分な大きさでなければならない。いくつかの実施形態において、前記開口は、少なくともモールドキャップのフットプリントと同じくらいの大きさである。ここで、前記モールドキャップは下側のパッケージ基板面に接触する；いくつかの実施形態において、前記モールドキャップが傾斜面を有する場合、前記開口は、モールドキャップフットプリントの大きさとモールドキャップの上面の大きさとの間の範囲内に寸法取りすることで、モールドキャップフットプリントより多少小さくすることができる。
いくつかの実施形態において、前記第1(ボトム)パッケージは、ボールグリッド配列パッケージであり、ワイヤボンドによって第1パッケージ基板上に設置されて相互接続される1つ以上のダイを具備する、或いは、フリップチップ相互接続によって基板上に設置される1つ以上のダイを具備する。
他の一般的な側面において、本発明は、スタックパッケージ−オン−パッケージアセンブリの製造方法を特徴とする：ダイとモールドキャップとが形成される面上の列または配列の中に周縁のZ相互接続はんだボールパッドを有するモールドされた第1パッケージを形成し；ダイ取付面と反対面と前記モールドキャップを収容できるように形成して寸法取りされる開口とを備え、前期反対面上の列または配列の中にZ相互接続はんだボールパッドを備える枠基板を形成し、前記枠基板のダイ取付面に少なくとも1つのダイを設置してワイヤボンドによって前記基板のダイ取付面上に前記ダイを電気的に相互接続し、前記枠基板のダイ取付面上の前記ダイと相互接続とをカプセル化し、前記反対面上のはんだボールパッドにZ相互接続はんだボールを設置することによって、スタック可能な第2パッケージを形成し；前記第2パッケージのZ相互接続はんだボールが前記第1パッケージのそれぞれのはんだボールパッドに位置合わせされるように第2パッケージを第1パッケージと位置合わせし、そして、前記ボールパッドに前記はんだボールを接触させると共に第1及び第2パッケージ基板の設置と電気的相互接続とを完成するようリフローする。いくつかの実施形態において、アセンブリはオーバーモールドされ得る。
また、本発明に係るスタックパッケージアセンブリは、周縁のはんだボールZ相互接続を用いて第1パッケージに設置される第2パッケージを備えるスタックパッケージアセンブリであって、前記第1パッケージは、第1パッケージ基板のダイ取付面に貼り付けられる少なくとも1つの第1パッケージダイを備え、前記第1パッケージダイは、モールドキャップによって封入され、前記第2パッケージは、枠基板のダイ取付面に設置される少なくとも1つの第2パッケージダイを備え、前記枠基板は、開口を囲む枠形状であり、該開口は、第2パッケージが、少なくとも前記開口端部に近接した周縁のダイ取付領域を有するスタック可能な枠基板において第1パッケージに設置された際に前記第1パッケージの前記モールドキャップを収容できるように形成されて寸法取りされていることを特徴とする。
更に、請求項1に記載のスタックパッケージアセンブリにおいて、前記ダイ取付領域は、少なくとも前記開口端部に近接した周縁のダイ取付端を備え、該ダイ取付端は、前記枠基板のダイ取付面に設けられていることが好ましい。
また更に、請求項1に記載のスタックパッケージアセンブリにおいて、前記枠基板は、前記第2パッケージダイの電気的相互接続のために、少なくとも1つの外側枠端縁に沿う少なくとも1つのワイヤボンドサイトの列を前記ダイ取付面に備えることが好ましい。
更に、請求項1に記載のスタックパッケージアセンブリにおいて、前記枠基板は、前記第1パッケージの前記第1パッケージ基板のZ相互接続パッドと位置が合うように配置される複数のZ相互接続ボールパッドを前記ダイ取付面とは反対側の面に備えることが好ましい。
また更に、請求項1に記載のスタックパッケージアセンブリにおいて、前記枠基板の前記開口は、前記第2パッケージが前記第1パッケージに設置された際に、前記第1パッケージの前記モールドキャップを収容できるように形成されて寸法取りされていることが好ましい。
更に、請求項1に記載のスタックパッケージアセンブリにおいて、前記モールドキャップは、前記枠基板の開口のスペース内に突出していることが好ましい。
また更に、請求項1に記載のスタックパッケージアセンブリにおいて、前記開口は、略四角形であることが好ましい。
更に、請求項7に記載のスタックパッケージアセンブリにおいて、前記開口は、略正方形であることが好ましい。
また更に、請求項1に記載のスタックパッケージアセンブリにおいて、前記開口は、少なくとも前記モールドキャップのフットプリントと同じ大きさであることが好ましい。
更に、請求項1に記載のスタックパッケージアセンブリにおいて、前記開口は、少なくとも前記モールドキャップの上面と同じ大きさであることが好ましい。
また更に、請求項1に記載のスタックパッケージアセンブリにおいて、前記モールドキャップのフットプリントは、モールドキャップの上面よりも大きく、前記開口は、モールドキャップフットプリントの大きさとモールドキャップの上面の大きさとの間の範囲内に寸法取りされていることが好ましい。
更に、請求項1に記載のスタックパッケージアセンブリにおいて、前記第1パッケージは、ボールグリッド配列パッケージであることが好ましい。
また更に、請求項1に記載のスタックパッケージアセンブリにおいて、前記第1パッケージは、ワイヤボンドにて第1パッケージ基板上に設置されて相互接続される少なくとも1つのダイを備えることが好ましい。
また、本発明に係るスタック可能な半導体パッケージの製造方法は、スタック可能な半導体パッケージの製造方法であって、
ダイ取付面と、反対面と、第１パッケージのモールドキャップを収容でき、少なくとも開口端部に近接した周縁のダイ取付領域を有する枠基板において前記第１パッケージの第１パッケージ基板に設置できるように形成して寸法取りされる開口とを備え、前記反対面上に配列されたZ相互接続はんだボールパッドを備える枠基板を形成し、
該枠基板のダイ取付面のダイ取付領域に少なくとも1つのダイを設置すると共にワイヤボンドによって前記枠基板のダイ取付面上にダイを電気的に相互接続し、前記枠基板のダイ取付面上のダイと相互接続とをカプセル化し、反対面上の前記はんだボールパッドにZ相互接続はんだボールを設置することを特徴とする。
また、スタックパッケージアセンブリの製造方法であって、
モールドキャップ側に周縁のZ相互接続はんだボールパッドを有する第1パッケージ基板のモールドキャップ側にダイを設置してモールドすることでモールドキャップが形成される第1パッケージを形成し、
請求項１４に記載の製造方法によってスタック可能な第2パッケージを形成し、
前記第2パッケージのZ相互接続はんだボールが前記第1パッケージのそれぞれのはんだボールパッドに位置合わせされるように第2パッケージを第1パッケージと位置合わせし、
前記ボールパッドに前記はんだボールを接触させると共に第1及び第2パッケージ基板の設置と電気的相互接続とを完成するようリフローすることが好ましい。
本発明は、本発明の選択的な実施形態を示す図面を参照することによって、ここにさらに詳しく説明される。図は、本発明の特徴と、それらと他の特徴及び構成との関係とを示す概略図であり、一定の比率ではない。説明の一層の明確化のために、本発明の実施形態を示す図において、他の図面において示される要素と一致する要素すべては、すべての図においてすぐに同一視可能であるが、特に名称を付けているわけではない。
ここで図2に変って、本発明の1側面にかかるスタックパッケージアセンブリの例の断面図が示されている。この例において、第1(「ボトム」)パッケージ21は、モールドされたスタックされたダイボールグリッド配列パッケージである。それは2つのダイを含み、下側のダイは「ボトム」パッケージ基板22のダイ取付面上に搭載され、上側のダイは下側のダイ上に搭載される。この例におけるボトムパッケージ基板は、2つの金属層、誘電体層のそれぞれの面の層を有する。金属層は、バイアスによって接続される。はんだマスクは、金属層のそれぞれに横たわり、ワイヤボンドサイトやはんだのボールパッドなどの電気接続のための金属層上のサイトを露出するように模様付けされる。前記ダイは、ダイ取付エポキシ樹脂またはフィルム接着剤などのダイ取付接着剤を用いて設置される。前記ダイは、ボトム基板のダイ取付面の金属層上で露出されたサイトにダイ上のパッドを接続しているワイヤボンドによってボトム基板22に電気的に相互接続され、ダイとワイヤボンドとはモールドキャップのカプセル体によって封入されている。
標準のボールグリッド配列パッケージは、例えば、米国特許第7,064,426号の背景技術にて説明される。
図2の本発明の実施形態において、「トップ」パッケージ23は、「枠」基板24上に2つのダイを有する。すなわち、前記トップパッケージ基板24は、図4(A)及び図4(B)の断面図と平面図とで示される開口を取り囲む枠形状を成している。前記ダイ取付面（「上位」側）では、前期枠基板は、周縁のダイ取付領域が少なくとも開口端部に近接して対応している；そして、前記枠に設置されたダイの電気的相互接続のために、少なくとも1つの外側枠端縁に沿って配置または配列されたワイヤボンドサイトのうち少なくとも1つの列に対応している。この例において、前記開口は、パッケージが設置された場合に、略正方形状のボトムパッケージモールドキャップを収容できるように寸法取りされて略正方形状になっている；すなわち、前記アセンブリにおいては、モールドキャップは前記枠基板の開口にて形成されるスペース内に突出している。また、この例において、前記ダイ取付領域は、正方形の開口のうち4つの側部すべての端部を含んでいる。前記第1ダイは、FIG. 4(B)に示す破線46によって示される領域内で前記開口端部にダイ取付接着剤を用いて貼り付けられる。前記第2ダイは、ダイ取付接着剤を用いて前記第1ダイに貼り付けられ、ダイは前記トップ基板のダイ取付面の金属層上で露出されたサイトにダイ上のパッドを接続するワイヤボンドによってトップ基板24に相互接続される。ダイ取付面と反対側の面では、枠基板24は、ボトムパッケージの基板の対応するZ相互接続パッドと位置が合うように配置または配列された少なくとも1つのZ相互接続ボールパッドの列に対応している。Z相互接続はんだボール26は、ボールパッドに搭載されて、その後、トップ24及びボトム22基板の間で前記相互接続を形成するためにリフローされる。第二レベル相互接続はんだボール28は、マザーボードなどの基礎的な電気回路をなすアセンブリの相互接続のための前記ボトム基板22の下面(「ランド」)の第二レベル相互接続サイトに取付けられる。
ここで特に図4(A)と4(B)とを参照すると、枠基板44は、開口40を有して示されている。該枠基板は、周囲に配置されたボンドフィンガー48が設けられるダイ取付（上位）面45を具備している。この例においては、ボンドフィンガー48は基板44の外側端縁43にて隣接している。図4(B)において破線46で規定されたダイ取付領域は、枠基板44の内側端部に枠基板44の開口40の端縁41に隣接して配置される。
図2において示す本発明にかかるアセンブリのように、ボトムパッケージモールドキャップは、枠基板の開口の中に突出している。前記はんだボールは、モールドキャップのトップとトップパッケージの第1ダイの下面との間の開口でのクリアランスを形成するのに十分な大きさとなっている；そして、前記開口は、開口端縁とモールドキャップとの間にクリアランスが存在するように寸法取りされている。いくつかの実施形態(例えば図6)において、前記アセンブリはオーバーモールドされており、そのような実施形態においては、カプセル化処理中にモールディングコンパウンドが流れるように、モールドキャップとダイとの間及びモールドキャップと開口端縁との間に十分な距離が形成されなければならない。
また、図2に示すように、この例において、図1の従来のパッケージのように、前記Zレベル相互接続はんだボールは、トップ及びボトムパッケージの間の距離hを形成するような大きさとされている。本発明に係るトップパッケージ基板は枠基板であるので、図2の例においては、従来のパッケージ−オン−パッケージモジュールにて適応することができるモールドキャップよりもずっと厚いモールドキャップ(この例において、2つのスタックされたダイをカバーしている)が適用される。これは、前記アセンブリのボトムパッケージの増大した半導体デバイス密度を実現する。
図2に例示するように、アセンブリが形成されると共にZ相互接続が完成すると、前記第二レベル相互接続ボール28は、アセンブリが配備されるデバイスの電気回路(図示しないマザーボードなど)とのアセンブリの相互接続のために、第1パッケージ基板の下面のはんだボールパッドに設置される。
本発明の他の実施形態の例が図3に示されている。本実施形態において、前記ボトムパッケージ31は1つのダイを備え、前記モールドキャップは、図1で例示する従来のパッケージ−オン−パッケージモジュールと同じ厚さになっている。しかし、ここでは、本発明に係る前記トップパッケージ基板24は枠基板であるので、モールドキャップは開口内に収容される。それに応じて、トップ及びボトム基板の間の距離tは、従来のパッケージ−オン−パッケージアセンブリのそれ(h)より小さく形成されている。これは、より小さなZ相互接続はんだボール36の利用を可能にする。言い換えると、より小さなZ相互接続ボールの使用は、より小さなボールピッチを許容し、より密度の高い相互接続ルーティングの利用を可能にし、従って、相互接続するためのいかなる追加基板領域の貢献も必要とせずに(または、いくつかのデザインにおいて、相互接続するためのより少ない基板領域の貢献を必要とせずに)、従来のアセンブリよりも多くのパッケージ間相互接続を実現している。第二レベル相互接続はんだボール38は、マザーボードなどの基礎的な電気回路への前記アセンブリの相互接続のために前記ボトム基板32の下面(「ランド」)上の第二レベル相互接続サイトに取付けられる。
本発明に係るトップパッケージは、概ね図5(A)乃至5(E)で例示されるようなステージ（段階）にて形成され、本発明に係るアセンブリは、図5(E)、図5(F)、および図5(G)で例示されるようにして形成される。図5(A)は、金属層が適切に模様付けされる従来の基板素材から形成されるトップ基板フレーム44を示し、前記開口は、従来のツールを用いて打抜かれ又は切られて形成されている。ここで示される例の基板は、間に誘電体層を具備する2つの金属層を備え、該金属層は誘電体層を通してバイアスによって接続される。他の基板タイプは、トップ基板に用いられてもよく、例えば、2乃至6つの金属層を具備するラミネート、或いは4乃至8つの金属層を具備する積層基板、或いは1または2つの金属層を具備する柔軟なポリイミドテープ、或いはセラミック多層基板を含む。一般に、基板は、従来の模様付け方法と積層方法とによって、金属層のデザインについて開口を考慮して構成され得、そして、開口は、切られて又は打抜かれて形成される。通常、基板は、ストリップにおいて基板の列または配列として形成され、それから、個々のパッケージは、完成への何れかの段階で切断または打抜きがなされる。
第1ダイ514は、図5(B)に示すように、前記枠基板の開口端縁の余白部分でダイ取付領域にダイ取付接着剤513を用いて設置される。ダイはアクティブ面を上にして設置される。いくつかの実施形態において、ダイは、開口端縁全体(またはすべてのエッジ)に隣接して余白部分に取付けられる。他の実施形態において、ダイは、1つの寸法において開口より幅狭にしてもよく、そのような実施形態においては、ダイは、例えば略長方形または正方形の開口の対向端縁のような開口の一部分のみでの端縁に隣接する余白部分に取り付けられてもよい。第2ダイ524は、前記第1ダイの上方に面するアクティブ面上にダイ取付接着剤523を用いてアクティブ面を上向きにして取り付けられる。第1及び第2ダイは、図5(C)に示すように、ダイのパッドとトップ基板の上面の金属層上で模様付けされたはんだマスクにて露出しているワイヤボンドサイトとの間のワイヤボンド58によって枠基板に接続され、そして、図5(D)に示すように、ダイとワイヤとを含むトップ枠基板のダイ取付面とダイ取付面に搭載されたすべての機能とは、カプセル化素材57を用いてカプセル化される。その後、図5(E)に示すように、Z相互接続はんだボール26は、トップスタック可能パッケージ24を形成するように、トップ枠基板の反対面のはんだボールパッドに設置される。
図5(E)に示すように、その後、トップスタック可能パッケージは、ボトムモールドパッケージ22と位置合わせされ、図5(E)の破断矢にて示されるように、2つのパッケージは、トップパッケージ上のZ相互接続はんだボールをボトムパッケージのダイ取付面上の対応するZ相互接続はんだボールパッドと接触状態にするように、一緒に動かされる。その後、はんだボールは、前記相互接続を完成するようにリフローされ、図5(F)に示すアセンブリ50を形成する。
図5(E)に示す例において、前記ボトムパッケージ22は、ボトムパッケージ基板に搭載されると共にワイヤボンドによってボトムパッケージ基板と相互接続される第1及び第2ダイ214を備えるスタックダイパッケージである。前記ボトムパッケージは、モールドキャップ217を形成するようにモールドされる。他のモールドボトムパッケージ構成は、本発明によって予期される；例えば、前記ボトムパッケージは単に1つのダイを備えてもよく、或いは2つ以上のダイを備えてもよい；そして、例えば、ボトムパッケージの少なくとも1つのダイがフリップチップダイであってもよい。
高く評価されるべきことは、前記アセンブリは、図5(F)に示すような段階にて形成されてもよいが、第二レベル相互接続ボール28を省略してもよい。他のデバイスまたはモジュールが配備されるデバイスの電気回路へのモジュールの相互接続は、はんだボール相互接続以外の方法によって形成されてもよい；例えば、最終用途の環境に依存してパッドまたはワイヤボンドが採用されてもよい。
実際に、トップ及びボトムパッケージの両方は、列または配列基板ストリップを発端に列または配列にて形成される。本発明に係るトップパッケージは、列または配列基板ストリップを発端に形成され、図5(C)に示す段階までストリップ上で形成される；その後、パッケージの全ての列または配列はカプセル化され、カプセル体は硬くなり、個々のパッケージは個々に切断される。ボトムパッケージは、モールドキャップを形成するキャビティモールディングの段階までに、列または配列基板ストリップを発端に形成される。その時、ボトムパッケージ上へのトップパッケージの組付けは、ストリップまたはボトムパッケージの配列にて行われ、その後、前記アセンブリは、ボトム基板を通して(例えば)打抜いて小分けにされる。
いくつかの実施形態において、前記アセンブリはオーバーモールドされる；すなわち、成形コンパウンドまたはカプセル化素材67は、図6で例示するオーバーモールドモジュール60を形成するために、トップ及びボトムパッケージの間のスペースに加えてトップパッケージの側面及び上面での薄い層のスペースをも満たすように設けられている。オーバーモールドモジュールが要求されると共にアセンブリがストリップまたは配列形式にて形成される場合には、前記カプセル化は、アセンブリの全てのストリップまたは配列をカプセル化し、その後、図6に示すように個々のモジュールを得るために個々に切断することによって完成される。
本発明のマルチパッケージモジュールは、例えば、コンピュータやポータブル通信デバイスや消費者製品など、多様な種類のアプリケーションの何れにおいても用いられ得る。
ここに参照されたすべての特許及び特許出願は、ここに参照されることによってここに組み込まれる。
パッケージ基板間に周縁のはんだボールによるZ相互接続を具備する従来の「パッケージ−オン−パッケージ」マルチパッケージモジュールを示す断面概略図である。 トップパッケージ基板を通る開口がスタックダイボトムパッケージのモールドキャップを収容できるように寸法取りされた本発明の1側面に係るパッケージ−オン−パッケージアセンブリの例を示す断面概略図である。 トップパッケージ基板を通る開口がより小さい直径のZ相互接続ボールの使用を可能にして、ボトムパッケージのモールドキャップを収容できるように寸法取りされてい本発明の1側面に係るパッケージ−オン−パッケージアセンブリの例を示す断面概略図である。 (A)は、周縁のはんだボールによってスタック可能なパッケージが設置されるパッケージのモールドキャップ収容できる開口を具備する本発明の1側面に係るスタック可能なパッケージ基板を示す断面概略図である。(B)は、(A)に示す基板を示す平面概略図である。 (A)乃至(F)は、本発明の1側面に係るスタック可能なトップパッケージの製造段階を示す断面概略図である。 オーバーモールディングを具備する図2に示す例に類似する本発明の1側面に係るパッケージ−オン−パッケージアセンブリの例を示す断面概略図である。
符号の説明
24…トップパッケージ基板、40…開口、44…枠基板

Claims (15)

  1. 周縁のはんだボールZ相互接続を用いて第1パッケージに設置される第2パッケージを備えるスタックパッケージアセンブリであって、前記第1パッケージは、第1パッケージ基板のダイ取付面に貼り付けられる少なくとも1つの第1パッケージダイを備え、前記第1パッケージダイは、モールドキャップによって封入され、前記第2パッケージは、枠基板のダイ取付面に設置される少なくとも1つの第2パッケージダイを備え、前記枠基板は、開口を囲む枠形状であり、該開口は、第2パッケージが、少なくとも前記開口端部に近接した周縁のダイ取付領域を有するスタック可能な枠基板において第1パッケージに設置された際に前記第1パッケージの前記モールドキャップを収容できるように形成されて寸法取りされていることを特徴とするスタックパッケージアセンブリ。
  2. 前記ダイ取付領域は、少なくとも前記開口端部に近接した周縁のダイ取付端を備え、該ダイ取付端は、前記枠基板のダイ取付面に設けられていることを特徴とする請求項1に記載のスタックパッケージアセンブリ。
  3. 前記枠基板は、前記第2パッケージダイの電気的相互接続のために、少なくとも1つの外側枠端縁に沿う少なくとも1つのワイヤボンドサイトの列を前記ダイ取付面に備えることを特徴とする請求項1に記載のスタックパッケージアセンブリ。
  4. 前記枠基板は、前記第1パッケージの前記第1パッケージ基板のZ相互接続パッドと位置が合うように配置される複数のZ相互接続ボールパッドを前記ダイ取付面とは反対側の面に備えることを特徴とする請求項1に記載のスタックパッケージアセンブリ。
  5. 前記枠基板の前記開口は、前記第2パッケージが前記第1パッケージに設置された際に、前記第1パッケージの前記モールドキャップを収容できるように形成されて寸法取りされていることを特徴とする請求項1に記載のスタックパッケージアセンブリ。
  6. 前記モールドキャップは、前記枠基板の開口のスペース内に突出していることを特徴とする請求項1に記載のスタックパッケージアセンブリ。
  7. 前記開口は、略四角形であることを特徴とする請求項1に記載のスタックパッケージアセンブリ。
  8. 前記開口は、略正方形であることを特徴とする請求項7に記載のスタックパッケージアセンブリ。
  9. 前記開口は、少なくとも前記モールドキャップのフットプリントと同じ大きさであることを特徴とする請求項1に記載のスタックパッケージアセンブリ。
  10. 前記開口は、少なくとも前記モールドキャップの上面と同じ大きさであることを特徴とする請求項1に記載のスタックパッケージアセンブリ。
  11. 前記モールドキャップのフットプリントは、モールドキャップの上面よりも大きく、前記開口は、モールドキャップフットプリントの大きさとモールドキャップの上面の大きさとの間の範囲内に寸法取りされていることを特徴とする請求項1に記載のスタックパッケージアセンブリ。
  12. 前記第1パッケージは、ボールグリッド配列パッケージであることを特徴とする請求項1に記載のスタックパッケージアセンブリ。
  13. 前記第1パッケージは、ワイヤボンドにて第1パッケージ基板上に設置されて相互接続される少なくとも1つのダイを備えることを特徴とする請求項1に記載のスタックパッケージアセンブリ。
  14. スタック可能な半導体パッケージの製造方法であって、
    ダイ取付面と、反対面と、第１パッケージのモールドキャップを収容でき、少なくとも開口端部に近接した周縁のダイ取付領域を有する枠基板において前記第１パッケージの第１パッケージ基板に設置できるように形成して寸法取りされる開口とを備え、前記反対面上に配列されたZ相互接続はんだボールパッドを備える枠基板を形成し、
    該枠基板のダイ取付面のダイ取付領域に少なくとも1つのダイを設置すると共にワイヤボンドによって前記枠基板のダイ取付面上にダイを電気的に相互接続し、前記枠基板のダイ取付面上のダイと相互接続とをカプセル化し、反対面上の前記はんだボールパッドにZ相互接続はんだボールを設置することを特徴とするスタック可能な半導体パッケージの製造方法。
  15. スタックパッケージアセンブリの製造方法であって、
    モールドキャップ側に周縁のZ相互接続はんだボールパッドを有する第1パッケージ基板のモールドキャップ側にダイを設置してモールドすることでモールドキャップが形成される第1パッケージを形成し、
    請求項１４に記載の製造方法によってスタック可能な第2パッケージを形成し、
    前記第2パッケージのZ相互接続はんだボールが前記第1パッケージのそれぞれのはんだボールパッドに位置合わせされるように第2パッケージを第1パッケージと位置合わせし、
    前記ボールパッドに前記はんだボールを接触させると共に第1及び第2パッケージ基板の設置と電気的相互接続とを完成するようリフローすることを特徴とするスタックパッケージアセンブリの製造方法。
JP2006152548A 2005-05-31 2006-05-31 くりぬかれた基板を備えるスタック半導体パッケージアセンブリ Active JP4484846B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US68628305P 2005-05-31 2005-05-31
US11/420,873 US7528474B2 (en) 2005-05-31 2006-05-30 Stacked semiconductor package assembly having hollowed substrate

Publications (3)

Publication Number Publication Date
JP2008226863A JP2008226863A (ja) 2008-09-25
JP2008226863A5 JP2008226863A5 (ja) 2009-07-16
JP4484846B2 true JP4484846B2 (ja) 2010-06-16

Family

ID=37462324

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006152548A Active JP4484846B2 (ja) 2005-05-31 2006-05-31 くりぬかれた基板を備えるスタック半導体パッケージアセンブリ

Country Status (4)

Country Link
US (2) US7528474B2 (ja)
JP (1) JP4484846B2 (ja)
KR (1) KR101076598B1 (ja)
TW (1) TWI327360B (ja)

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI245377B (en) * 2004-11-05 2005-12-11 Advanced Semiconductor Eng Staggered wirebonding configuration
US20070170599A1 (en) * 2006-01-24 2007-07-26 Masazumi Amagai Flip-attached and underfilled stacked semiconductor devices
KR100836663B1 (ko) * 2006-02-16 2008-06-10 삼성전기주식회사 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법
US20070216008A1 (en) * 2006-03-20 2007-09-20 Gerber Mark A Low profile semiconductor package-on-package
US7608921B2 (en) * 2006-12-07 2009-10-27 Stats Chippac, Inc. Multi-layer semiconductor package
JP2008166527A (ja) * 2006-12-28 2008-07-17 Spansion Llc 半導体装置およびその製造方法
US20080258286A1 (en) * 2007-04-23 2008-10-23 Texas Instruments Incorporated High Input/Output, Low Profile Package-On-Package Semiconductor System
US8409920B2 (en) * 2007-04-23 2013-04-02 Stats Chippac Ltd. Integrated circuit package system for package stacking and method of manufacture therefor
KR100882516B1 (ko) * 2007-05-29 2009-02-09 엠텍비젼 주식회사 적층형 패키지 및 이의 제조 방법
KR20090012933A (ko) * 2007-07-31 2009-02-04 삼성전자주식회사 반도체 패키지, 스택 모듈, 카드, 시스템 및 반도체패키지의 제조 방법
US7799608B2 (en) * 2007-08-01 2010-09-21 Advanced Micro Devices, Inc. Die stacking apparatus and method
KR101329355B1 (ko) * 2007-08-31 2013-11-20 삼성전자주식회사 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
US8258614B2 (en) * 2007-11-12 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with package integration
US7709944B2 (en) * 2007-12-18 2010-05-04 Stats Chippac Ltd. Integrated circuit package system with package integration
JP2009188325A (ja) * 2008-02-08 2009-08-20 Nec Electronics Corp 半導体パッケージおよび半導体パッケージの製造方法
US8193624B1 (en) * 2008-02-25 2012-06-05 Amkor Technology, Inc. Semiconductor device having improved contact interface reliability and method therefor
US8247894B2 (en) * 2008-03-24 2012-08-21 Stats Chippac Ltd. Integrated circuit package system with step mold recess
US7956449B2 (en) * 2008-06-25 2011-06-07 Stats Chippac Ltd. Stacked integrated circuit package system
US8270176B2 (en) 2008-08-08 2012-09-18 Stats Chippac Ltd. Exposed interconnect for a package on package system
US8531043B2 (en) * 2008-09-23 2013-09-10 Stats Chippac Ltd. Planar encapsulation and mold cavity package in package system
US20100102457A1 (en) * 2008-10-28 2010-04-29 Topacio Roden R Hybrid Semiconductor Chip Package
KR20100095268A (ko) * 2009-02-20 2010-08-30 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR101583354B1 (ko) * 2009-06-01 2016-01-07 삼성전자주식회사 반도체 소자 패키지의 형성방법
US20100327419A1 (en) * 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US8125066B1 (en) * 2009-07-13 2012-02-28 Altera Corporation Package on package configurations with embedded solder balls and interposal layer
USRE48111E1 (en) 2009-08-21 2020-07-21 JCET Semiconductor (Shaoxing) Co. Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8383457B2 (en) * 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
KR101665556B1 (ko) * 2009-11-19 2016-10-13 삼성전자 주식회사 멀티 피치 볼 랜드를 갖는 반도체 패키지
US8404518B2 (en) * 2009-12-13 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
US8299633B2 (en) 2009-12-21 2012-10-30 Advanced Micro Devices, Inc. Semiconductor chip device with solder diffusion protection
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101119348B1 (ko) * 2010-07-23 2012-03-07 삼성전기주식회사 반도체 모듈 및 그 제조방법
US8481420B2 (en) * 2011-03-15 2013-07-09 Stats Chippac Ltd. Integrated circuit packaging system with lead frame stacking module and method of manufacture thereof
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US10163877B2 (en) * 2011-11-07 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. System in package process flow
US9881898B2 (en) * 2011-11-07 2018-01-30 Taiwan Semiconductor Manufacturing Co.,Ltd. System in package process flow
KR101818507B1 (ko) 2012-01-11 2018-01-15 삼성전자 주식회사 반도체 패키지
US20130234317A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US9263412B2 (en) 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8546932B1 (en) * 2012-08-15 2013-10-01 Apple Inc. Thin substrate PoP structure
US8963311B2 (en) 2012-09-26 2015-02-24 Apple Inc. PoP structure with electrically insulating material between packages
CN103811362A (zh) * 2012-11-08 2014-05-21 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
US9704780B2 (en) * 2012-12-11 2017-07-11 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming low profile fan-out package with vertical interconnection units
US9484327B2 (en) 2013-03-15 2016-11-01 Qualcomm Incorporated Package-on-package structure with reduced height
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
KR102229202B1 (ko) 2013-11-07 2021-03-17 삼성전자주식회사 트렌치 형태의 오프닝을 갖는 반도체 패키지 및 그 제조방법
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US10032662B2 (en) 2014-10-08 2018-07-24 Taiwan Semiconductor Manufacturing Company Packaged semiconductor devices and packaging methods thereof
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9704836B2 (en) * 2015-03-16 2017-07-11 Mediatek Inc. Semiconductor package assembly
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
WO2017160231A1 (en) * 2016-03-14 2017-09-21 Agency For Science, Technology And Research Semiconductor package and method of forming the same
WO2017188944A1 (en) 2016-04-27 2017-11-02 Intel Corporation High density multiple die structure
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US20180053753A1 (en) * 2016-08-16 2018-02-22 Freescale Semiconductor, Inc. Stackable molded packages and methods of manufacture thereof
KR102123252B1 (ko) * 2016-08-31 2020-06-16 가부시키가이샤 무라타 세이사쿠쇼 회로모듈 및 그 제조 방법
US10388637B2 (en) * 2016-12-07 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a 3D interposer system-in-package module
US10797039B2 (en) 2016-12-07 2020-10-06 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a 3D interposer system-in-package module
KR102666151B1 (ko) 2016-12-16 2024-05-17 삼성전자주식회사 반도체 패키지
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10510721B2 (en) 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
US10593628B2 (en) 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US10672712B2 (en) 2018-07-30 2020-06-02 Advanced Micro Devices, Inc. Multi-RDL structure packages and methods of fabricating the same
US10923430B2 (en) 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3911711A1 (de) * 1989-04-10 1990-10-11 Ibm Modul-aufbau mit integriertem halbleiterchip und chiptraeger
JPH05183103A (ja) * 1992-01-07 1993-07-23 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JPH07169872A (ja) * 1993-12-13 1995-07-04 Fujitsu Ltd 半導体装置及びその製造方法
KR0159987B1 (ko) * 1995-07-05 1998-12-01 아남산업주식회사 솔더볼을 입출력 단자로 사용하는 볼그리드 어레이(bga) 반도체 패캐지의 열 방출구조
US5748452A (en) * 1996-07-23 1998-05-05 International Business Machines Corporation Multi-electronic device package
TW396571B (en) 1998-12-11 2000-07-01 Sampo Semiconductor Corp Multi-die semiconductor package
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3398721B2 (ja) 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
TW478136B (en) 2000-12-29 2002-03-01 Kingpak Tech Inc Stacked package structure of image sensor
US6737750B1 (en) * 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
US7138711B2 (en) * 2002-06-17 2006-11-21 Micron Technology, Inc. Intrinsic thermal enhancement for FBGA package
JP2004128155A (ja) * 2002-10-01 2004-04-22 Renesas Technology Corp 半導体パッケージ
JP3941654B2 (ja) * 2002-10-09 2007-07-04 ソニー株式会社 半導体パッケージの製造方法
TW567566B (en) * 2002-10-25 2003-12-21 Siliconware Precision Industries Co Ltd Window-type ball grid array semiconductor package with lead frame as chip carrier and method for fabricating the same
KR100498470B1 (ko) * 2002-12-26 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
US7126210B2 (en) * 2003-04-02 2006-10-24 Stmicroelectronics, Inc. System and method for venting pressure from an integrated circuit package sealed with a lid
TWI231983B (en) * 2003-04-25 2005-05-01 Advanced Semiconductor Eng Multi-chips stacked package
TWI231977B (en) * 2003-04-25 2005-05-01 Advanced Semiconductor Eng Multi-chips package
US7015571B2 (en) * 2003-11-12 2006-03-21 Advanced Semiconductor Engineering, Inc. Multi-chips module assembly package
TWI239611B (en) * 2004-04-19 2005-09-11 Advanced Semiconductor Eng Multi chip module with embedded package configuration and method for manufacturing the same
JP4433298B2 (ja) * 2004-12-16 2010-03-17 パナソニック株式会社 多段構成半導体モジュール
JP4504798B2 (ja) * 2004-12-16 2010-07-14 パナソニック株式会社 多段構成半導体モジュール
KR100652397B1 (ko) * 2005-01-17 2006-12-01 삼성전자주식회사 매개 인쇄회로기판을 사용하는 적층형 반도체 패키지
US7968371B2 (en) 2005-02-01 2011-06-28 Stats Chippac Ltd. Semiconductor package system with cavity substrate
US7279786B2 (en) 2005-02-04 2007-10-09 Stats Chippac Ltd. Nested integrated circuit package on package system
US8089143B2 (en) 2005-02-10 2012-01-03 Stats Chippac Ltd. Integrated circuit package system using interposer
US7875966B2 (en) 2005-02-14 2011-01-25 Stats Chippac Ltd. Stacked integrated circuit and package system
JP4304163B2 (ja) * 2005-03-09 2009-07-29 パナソニック株式会社 撮像モジュールおよびその製造方法
US7344915B2 (en) 2005-03-14 2008-03-18 Advanced Semiconductor Engineering, Inc. Method for manufacturing a semiconductor package with a laminated chip cavity
KR100836663B1 (ko) * 2006-02-16 2008-06-10 삼성전기주식회사 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법
JP2007250764A (ja) * 2006-03-15 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法
US20070216008A1 (en) * 2006-03-20 2007-09-20 Gerber Mark A Low profile semiconductor package-on-package
TWI315574B (en) * 2006-07-28 2009-10-01 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
US7679002B2 (en) * 2006-08-22 2010-03-16 Texas Instruments Incorporated Semiconductive device having improved copper density for package-on-package applications
KR100744151B1 (ko) * 2006-09-11 2007-08-01 삼성전자주식회사 솔더 넌-엣 불량을 억제하는 구조의 패키지 온 패키지
US9236319B2 (en) * 2008-02-29 2016-01-12 Stats Chippac Ltd. Stacked integrated circuit package system

Also Published As

Publication number Publication date
JP2008226863A (ja) 2008-09-25
US20090179319A1 (en) 2009-07-16
US7964952B2 (en) 2011-06-21
TW200703600A (en) 2007-01-16
TWI327360B (en) 2010-07-11
KR101076598B1 (ko) 2011-10-24
US7528474B2 (en) 2009-05-05
US20060267175A1 (en) 2006-11-30
KR20060125582A (ko) 2006-12-06

Similar Documents

Publication Publication Date Title
JP4484846B2 (ja) くりぬかれた基板を備えるスタック半導体パッケージアセンブリ
US7763963B2 (en) Stacked package semiconductor module having packages stacked in a cavity in the module substrate
KR100493063B1 (ko) 스택 반도체 칩 비지에이 패키지 및 그 제조방법
US6452278B1 (en) Low profile package for plural semiconductor dies
US7645634B2 (en) Method of fabricating module having stacked chip scale semiconductor packages
TWI469301B (zh) 堆疊封裝間具有線接點互連之半導體多重封裝模組
US20050205979A1 (en) Semiconductor package and method for fabricating the same
KR20050074961A (ko) 역전된 제 2 패키지를 구비한 반도체 적층형 멀티-패키지모듈
JP2009508324A (ja) マイクロ電子デバイス、積み重ねられたマイクロ電子デバイス、およびマイクロ電子デバイスを製造する方法
US20060073635A1 (en) Three dimensional package type stacking for thinner package application
JP2009508324A6 (ja) マイクロ電子デバイス、積み重ねられたマイクロ電子デバイス、およびマイクロ電子デバイスを製造する方法
US8994162B2 (en) Semiconductor multi-package module including tape substrate land grid array package stacked over ball grid array package
US9917073B2 (en) Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package
US20030082845A1 (en) Package for multiple integrated circuits and method of making
US20070164411A1 (en) Semiconductor package structure and fabrication method thereof
US11670600B2 (en) Panel level metal wall grids array for integrated circuit packaging
US7265441B2 (en) Stackable single package and stacked multi-chip assembly
US20050023674A1 (en) Multi-chip module having bonding wires and method of fabricating the same
US11616017B2 (en) Integrated circuit package structure, integrated circuit package unit and associated packaging method
KR101345035B1 (ko) 반도체 패키지 및 그 제조 방법
US20080237831A1 (en) Multi-chip semiconductor package structure
US20220077053A1 (en) Integrated circuit package structure, integrated circuit package unit and associated packaging method
KR20030055834A (ko) 리드프레임을 이용하는 볼 그리드 어레이형 반도체 칩패키지와 적층 패키지
KR20100078959A (ko) 인쇄회로기판 및 이를 이용한 반도체 패키지

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090601

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090601

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20090601

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20090618

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090717

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20091015

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20091020

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20091116

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20091119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100226

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100323

R150 Certificate of patent or registration of utility model

Ref document number: 4484846

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130402

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130402

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140402

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350