KR20100078959A - 인쇄회로기판 및 이를 이용한 반도체 패키지 - Google Patents

인쇄회로기판 및 이를 이용한 반도체 패키지 Download PDF

Info

Publication number
KR20100078959A
KR20100078959A KR1020080137352A KR20080137352A KR20100078959A KR 20100078959 A KR20100078959 A KR 20100078959A KR 1020080137352 A KR1020080137352 A KR 1020080137352A KR 20080137352 A KR20080137352 A KR 20080137352A KR 20100078959 A KR20100078959 A KR 20100078959A
Authority
KR
South Korea
Prior art keywords
cavity
substrate
circuit board
printed circuit
land
Prior art date
Application number
KR1020080137352A
Other languages
English (en)
Inventor
김용국
정영범
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080137352A priority Critical patent/KR20100078959A/ko
Publication of KR20100078959A publication Critical patent/KR20100078959A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

본 발명에 따른 인쇄회로기판 및 이를 이용한 반도체 패키지는, 제1캐버티 및 하면에 다수의 제1랜드를 갖는 제1기판과, 상기 제1기판의 하면에 배치되며, 상기 제1캐버티를 노출시키는 제2캐버티 및 하면에 다수의 제2랜드를 갖는 제2기판 및 상기 제2기판 내부를 관통하여 상기 제1랜드와 상기 제2랜드 간을 연결하는 비아 패턴을 포함한다.

Description

인쇄회로기판 및 이를 이용한 반도체 패키지{PRINTED CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE USING THE SAME}
본 발명은 인쇄회로기판 및 이를 이용한 반도체 패키지에 관한 것으로, 보다 상세하게는, 서로 상이한 크기로 이루어진 캐버티가 구비된 적층 구조의 인쇄회로기판 및 이를 이용한 반도체 패키지에 관한 것이다.
패키지의 소형화를 이룬 한 예로서, BGA(Ball Grid Array) 패키지를 들 수 있다. 상기 BGA 패키지는 전체적인 패키지의 크기가 반도체 칩의 크기와 동일하거나 거의 유사하다. 특히, 상기 BGA 패키지는 외부와의 전기적 접속 수단, 즉, 인쇄회로기판(Printed Circuit Board)에의 실장 수단으로서, 솔더 볼(Solder Ball)이 구비됨에 따라 실장 면적이 감소되고 있는 추세에 매우 유리하게 적용할 수 있다는 잇점이 있다.
한편, 반도체 패키지 분야에서는 점점 고용량의 반도체 모듈을 제공하기 위하여 많은 연구가 진행되어 왔으며, 반도체 칩의 패키징 밀도를 높이기 위한 일환으로서 소위 칩 스케일 패키지라 불리는 FBGA(Fine Pitch Ball Grid Array) 패키지가 개발되었다.
이러한 FBGA 패키지는 상기 BGA 패키지의 일종으로서 상기 BGA 패키지에 비해 상대적으로 크기가 작고 매우 좁은 간격으로 배열된 솔더 볼 어레이(Array)를 채용하고 있다.
이하에서는, 상기 FBGA 패키지에 대해 간략하게 설명하도록 한다.
먼저, FBGA 패키지는 중앙부에 캐버티가 구비되고, 상기 캐버티에 인접한 부분에 본드핑거가 형성되며, 상기 본드핑거와 이격되도록 볼 랜드가 구비된 인쇄회로기판 상에, 본딩패드를 갖는 반도체 칩이 페이스-다운(Face-Down) 타입으로 부착된 구조를 갖는다.
그리고, 상기 반도체 칩의 본딩패드와 상기 인쇄회로기판의 본드핑거 간이 상기 인쇄회로기판의 캐버티를 관통하도록 연결된 와이어에 의해 전기적으로 연결되며, 상기 와이어 및 반도체 칩을 포함하는 상기 인쇄회로기판의 상면 및 하면이 봉지 부재로 밀봉되고, 상기 인쇄회로기판의 볼 랜드에는 외부 접속 단자로서 솔더 볼이 부착된 구조를 갖는다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술의 경우에는, 상기 반도체 칩과 기판 간을 전기적으로 연결하는 와이어가 형성되는 상기 기판의 캐버티 부분이 봉지 부재로 밀봉되어 돌출된 형상의 구조를 갖게 됨에 따라, 상기 돌출된 구조의 봉지 부재로 인해 상기 반도체 패키지를 직접 모듈 기판 상에 실장하는 LGA(Land Gray Arra) 방식을 적용하기가 불가능하다.
이에, 불가피하게 솔더 볼과 같은 외부 접속 단자가 이용되어 반도체 패키지가 모듈 기판 상에 실장될 수 밖에 없으므로, 그에 따른 상기와 같은 외부 접속 단 자의 형성 공정 및 그의 부착 공정이 필수적으로 요구됨에 따라, 전체 공정 시간 및 비용을 증가시키게 된다.
게다가, 상기 솔더 볼과 같은 외부 접속 단자를 부착할 경우, 상기 부착된 외부 접속 단자의 높이 만큼 전체 패키지의 높이가 증가하게 되어, 메모리 모듈 제작시 상기 메모리 모듈의 전체 두께를 증가시키게 되고, 따라서, 전체 두께 조절에 있어 한계를 발생시키게 된다.
본 발명은 반도체 패키지 형성시, 상기 반도체 패키지를 LGA 방식으로 구현가능하게 한 인쇄회로기판 및 이를 이용한 반도체 패키지를 제공한다.
또한, 본 발명은 상기와 같이 반도체 패키지를 LGA 방식으로 구현가능하게 하여 전체 공정 시간 및 비용 증가를 방지한 인쇄회로기판 및 이를 이용한 반도체 패키지를 제공한다.
게다가, 본 발명은 메모리 모듈 제작시, 전체 두께 조절에 따른 한계를 극복한 인쇄회로기판 및 이를 이용한 반도체 패키지를 제공한다.
본 발명에 따른 인쇄회로기판은, 제1캐버티 및 하면에 다수의 제1랜드를 갖는 제1기판; 상기 제1기판의 하면에 배치되며, 상기 제1캐버티를 노출시키는 제2캐버티 및 하면에 다수의 제2랜드를 갖는 제2기판; 및 상기 제2기판 내부를 관통하여 상기 제1랜드와 상기 제2랜드 간을 연결하는 비아 패턴;을 포함한다.
상기 제1캐버티 주변에 배치된 본드핑거를 더 포함한다.
상기 제2캐버티는 원형 또는 다각형 형상을 포함한다.
상기 제2캐버티는 상기 제1캐버티 보다 큰 직경을 갖는 것을 특징으로 한다.
상기 제2기판의 제2캐버티는 상기 제1캐버티 주변에 배치된 본드핑거를 노출시키도록 구비된 것을 특징으로 한다.
또한, 본 발명에 따른 인쇄회로기판을 이용한 반도체 패키지는, 제1캐버티 및 하면에 다수의 제1랜드 상기 제1캐버티 주변에 배치된 본드핑거를 갖는 제1기판, 상기 제1기판의 하면에 배치되며, 상기 제1캐버티를 노출시키는 제2캐버티 및 하면에 다수의 제2랜드를 갖는 제2기판 및 상기 제2기판 내부를 관통하여 상기 제1랜드와 상기 제2랜드 간을 연결하는 비아 패턴을 포함하는 인쇄회로기판; 상기 인쇄회로기판의 제1기판 상면에 배치되며, 본딩패드를 갖는 반도체 칩; 상기 반도체 칩의 본딩패드와 상기 제1기판의 제1랜드 간을, 상기 제1캐버티를 관통하여 전기적으로 연결시키는 연결 부재; 및 상기 반도체 칩을 포함하는 인쇄회로기판의 상면과, 상기 연결 부재를 포함하는 상기 제1캐버티 부분 및 상기 제2캐버티의 일부 부분을 밀봉하는 봉지 부재;를 포함한다.
상기 제1캐버티 부분 및 상기 제2캐버티의 일부 부분을 밀봉하는 봉지 부재는 상기 제2기판 하부로 돌출되지 않도록 형성되는 것을 특징으로 한다.
본 발명은 반도체 패키지 형성시, 돌출된 봉지 부재가 안착되며, 서로 상이한 크기를 갖는 캐버티가 구비된 적층 구조의 인쇄회로기판이 이용됨으로써, 상기 인쇄회로기판에 의해 상기 반도체 패키지를 직접 모듈 기판 상에 실장시키는 LGA 방식의 구조를 구현할 수 있다.
따라서, 본 발명은 상기와 같이 LGA 방식의 구조를 구현할 수 있으므로, 솔더 볼과 같은 외부 접속 단자를 형성하기 위한 공정 및 그의 부착 공정이 수행되지 않아도 됨에 따라, 전체 공정 시간 및 비용 증가를 방지할 수 있다.
또한, 본 발명은 솔더 볼과 같은 외부 접속 단자가 요구되지 않고도, 상기와 같이 적층 구조의 인쇄회로기판에 의해 반도체 패키지를 직접 모듈 기판 상에 실장시키는 LGA 방식의 구조를 구현할 수 있으므로, 상기 외부 접속 단자의 높이 만큼 패키지의 높이 증가를 방지할 수 있다.
따라서, 본 발명은 메모리 모듈 제작시 상기 메모리 모듈의 전체 두께 증가를 방지할 있으므로, 따라서, 전체 두께 조절에 따른 한계를 극복할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 인쇄회로기판을 설명하기 위해 도시한 단면도이고, 도 2는 본 발명의 실시예에 따른 인쇄회로기판을 설명하기 위해 도시한 평면도로서, 이를 설명하면 다음과 같다.
도 1 및 도 2에 도시된 바와 같이 본 발명의 실시예에 따른 인쇄회로기판(100)은, 제1기판(102a), 제2기판(102b) 및 비아 패턴(106)을 포함한다.
제1기판(102a)은 중앙에 구비된 제1캐버티(C1)를 갖는다.
또한, 이러한 제1기판(102a)은 하면에 배열된 다수의 제1랜드(103)를 갖는다.
아울러, 이러한 제1기판(102a)은 제1캐버티(C1) 주변에 배치된 본드핑거(107)를 더 포함한다.
제2기판(102b)은 이러한 제1기판(102a)의 하면에 배치된다.
여기서, 이러한 제2기판(102b)은 제1기판(102a)의 제1캐버티(C1) 보다 큰 직경을 갖는 제2캐버티(C2)를 중앙부에 구비하며, 이러한 제2캐버티(C2)를 통해 제1기판(102a)의 제1캐버티(C1)를 노출시키도록 배치된다.
이때, 이러한 제2기판(102b)은 제1기판(102a) 하면의 제1캐버티(C1)에 인접한 부분의 본드핑거(107) 부분을 완전히 노출시키거나, 또는, 일부 노출시키도록 배치된다.
게다가, 제2기판(102b)은, 하면에 배열된 다수의 제2랜드(105)를 갖는다.
비아 패턴(106)은 이러한 제2기판(102b)의 내부에 제2기판(102b)의 내부를 관통하도록 설치된다.
이때, 이러한 제2기판(102b)의 내부를 관통하도록 설치된 비아 패턴(106)은 일면은 제1기판(102a)의 제1랜드(103)와 연결되며, 일면과 대향하는 타면은 제2기판(102b)의 제2랜드(105)와 연결되도록 설치된다.
따라서, 이러한 제1랜드(103) 및 제2랜드(105) 간을 연결하는 비아 패턴(106)에 의해 제1기판(102a)과 제2기판(102b)은 전기적으로 연결된다.
한편, 이러한 제2기판(102b)의 제2캐버티(C2)는 평면상으로 봤을 때, 원형 또는 다각형 형상으로 이루어질 수 있으며, 제1기판(102a)의 제1캐버티(C1)를 노출시키는 형상이면 어느 형상이든 형성될 수 있다.
도 3은 본 발명의 실시예에 따른 인쇄회로기판을 이용한 반도체 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 인쇄회로기판을 이용한 반도체 패키지(150)는, 인쇄회로기판(100), 반도체 칩(108), 연결 부재(114) 및 봉지 부재(116)를 포함한다.
인쇄회로기판(100)은, 제1기판(102a), 제2기판(102b) 및 비아 패턴(106)을 포함한다.
제1기판(102a)은 중앙에 구비된 제1캐버티(C1)를 갖는다.
또한, 이러한 제1기판(102a)은 하면에 배열된 다수의 제1랜드(103)를 갖는다.
아울러, 이러한 제1기판(102a)은 제1캐버티(C1) 주변에 배치된 본드핑거(107)를 더 포함한다.
제2기판(102b)은 이러한 제1기판(102a)의 하면에 배치된다.
여기서, 이러한 제2기판(102b)은 제1기판(102a)의 제1캐버티(C1) 보다 큰 직경을 갖는 제2캐버티(C2)를 중앙부에 구비하며, 이러한 제2캐버티(C2)를 통해 제1기판(102a)의 제1캐버티(C1)를 노출시키도록 배치된다.
이때, 이러한 제2기판(102b)은 제1기판(102a) 하면의 제1캐버티(C1)에 인접한 부분의 본드핑거(107) 부분을 완전히 노출시키거나, 또는, 일부 노출시키도록 배치된다.
게다가, 제2기판(102b)은, 하면에 배열된 다수의 제2랜드(105)를 갖는다.
비아 패턴(106)은 이러한 제2기판(102b)의 내부에 제2기판(102b)의 내부를 관통하도록 설치된다.
이때, 이러한 제2기판(102b)의 내부를 관통하도록 설치된 비아 패턴(106)은 일면은 제1기판(102a)의 제1랜드(103)와 연결되며, 일면과 대향하는 타면은 제2기판(102b)의 제2랜드(105)와 연결되도록 설치된다.
따라서, 이러한 제1랜드(103) 및 제2랜드(105) 간을 연결하는 비아 패턴(106)에 의해 제1기판(102a)과 제2기판(102b)은 전기적으로 연결된다.
한편, 이러한 제2기판(102b)의 제2캐버티(C2)는 평면상으로 봤을 때, 원형 또는 다각형 형상으로 이루어질 수 있으며, 제1기판(102a)의 제1캐버티(C1)를 노출시키는 형상이면 어느 형상이든 형성될 수 있다.
반도체 칩(108)은 이러한 인쇄회로기판(100)의 상면에 접착제(110)를 매개로 페이스-다운(Face-Down) 타입으로 배치된다.
또한, 이러한 반도체 칩(108)은 상면에 배열된 다수의 본딩패드(112)를 포함하며, 이러한 본딩패드(112)는 예를 들면 센터 패드(Center Pad) 타입을 포함한다.
연결 부재(114)는 이러한 반도체 칩(108)의 본딩패드(112)와 제1기판(102a)의 본드핑거(107) 간을 전기적으로 연결하며, 이때, 연결 부재(114)는 제1기판(102a)의 본드핑거(107) 연결시, 제1기판(102a)의 제1캐버티(C1) 부분을 관통하도록 형성된다.
여기서,이러한 연결 부재(114)는 예를 들면 와이어를 포함한다.
봉지 부재(116)는 반도체 칩(108)을 외부의 스트레스로부터 보호하기 위해 이러한 반도체 칩(108)을 포함하는 인쇄회로기판(100)의 상면과, 연결 부재(114)를 포함하는 제1기판(102a)의 제1캐버티(C1) 부분 및 제2기판(102b)의 제2캐버티(C2)의 일부 부분을 밀봉하도록 형성된다.
이러한 봉지 부재(116)는 예를 들면 EMC(Epoxy Molding Compound)를 포함한다.
이 경우, 이러한 봉지 부재(116)에 의한 연결 부재(114)를 포함하는 제1기판(102a)의 제1캐버티(C1) 부분 밀봉시 일부 돌출되는 형상의 봉지 부재(116)는 인쇄회로기판(100)의 제2기판(102b)의 제2캐버티(C2) 부분에 대응되도록 안착되어, 전체 인쇄회로기판(100)의 하면으로는 돌출되지 않도록 형성된다.
한편, 이러한 봉지 부재(116)는 제1캐버티(C1) 부분 및 제2캐버티(C2)의 일부 부분 밀봉시, 봉지 부재(116)가 제2기판(102b)의 제2캐버티(C2) 하부로 돌출되지 않도록 형성되는 것이 바람직하다.
전술한 바와 같이 본 발명은, 상기와 같이 돌출된 봉지 부재가 안착되며, 서로 상이한 크기를 갖는 캐버티가 구비된 적층 구조의 인쇄회로기판이 이용되어 반도체 패키지가 형성됨으로써, 상기 인쇄회로기판에 의해 상기 반도체 패키지를 직접 모듈 기판 상에 실장시키는 LGA 방식의 구조를 구현할 수 있다.
따라서, 상기와 같이 LGA 방식의 구조를 구현할 수 있으므로, 솔더 볼과 같은 외부 접속 단자를 형성하기 위한 공정 및 그의 부착 공정이 수행되지 않아도 됨 에 따라, 전체 공정 시간 및 비용 증가를 방지할 수 있다.
또한, 솔더 볼과 같은 외부 접속 단자가 요구되지 않고도, 상기와 같이 적층 구조의 인쇄회로기판에 의해 반도체 패키지를 직접 모듈 기판 상에 실장시키는 LGA 방식의 구조를 구현할 수 있으므로, 상기 외부 접속 단자의 높이 만큼 패키지의 높이 증가를 방지할 수 있다.
따라서, 메모리 모듈 제작시 상기 메모리 모듈의 전체 두께 증가를 방지할 있으므로, 따라서, 전체 두께 조절에 따른 한계를 극복할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 인쇄회로기판을 설명하기 위해 도시한 단면도.
도 2는 본 발명의 실시예에 따른 인쇄회로기판을 설명하기 위해 도시한 평면도.
도 3은 본 발명의 실시예에 따른 인쇄회로기판을 이용한 반도체 패키지를 설명하기 위해 도시한 단면도.

Claims (7)

  1. 제1캐버티 및 하면에 다수의 제1랜드를 갖는 제1기판;
    상기 제1기판의 하면에 배치되며, 상기 제1캐버티를 노출시키는 제2캐버티 및 하면에 다수의 제2랜드를 갖는 제2기판; 및
    상기 제2기판 내부를 관통하여 상기 제1랜드와 상기 제2랜드 간을 연결하는 비아 패턴;
    을 포함하는 것을 특징으로 하는 인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 제1캐버티 주변에 배치된 본드핑거를 더 포함하는 것을 특징으로 하는 인쇄회로기판.
  3. 제 1 항에 있어서,
    상기 제2캐버티는 원형 또는 다각형 형상을 포함하는 것을 특징으로 하는 인쇄회로기판.
  4. 제 1 항에 있어서,
    상기 제2캐버티는 상기 제1캐버티 보다 큰 직경을 갖는 것을 특징으로 하는 인쇄회로기판.
  5. 제 2 항에 있어서,
    상기 제2기판의 제2캐버티는 상기 제1캐버티 주변에 배치된 본드핑거를 노출시키도록 구비된 것을 특징으로 하는 인쇄회로기판.
  6. 제1캐버티 및 하면에 다수의 제1랜드 상기 제1캐버티 주변에 배치된 본드핑거를 갖는 제1기판, 상기 제1기판의 하면에 배치되며, 상기 제1캐버티를 노출시키는 제2캐버티 및 하면에 다수의 제2랜드를 갖는 제2기판 및 상기 제2기판 내부를 관통하여 상기 제1랜드와 상기 제2랜드 간을 연결하는 비아 패턴을 포함하는 인쇄회로기판;
    상기 인쇄회로기판의 제1기판 상면에 배치되며, 본딩패드를 갖는 반도체 칩;
    상기 반도체 칩의 본딩패드와 상기 제1기판의 본드핑거 간을, 상기 제1캐버티를 관통하여 전기적으로 연결시키는 연결 부재; 및
    상기 반도체 칩을 포함하는 인쇄회로기판의 상면과, 상기 연결 부재를 포함하는 상기 제1캐버티 부분 및 상기 제2캐버티의 일부 부분을 밀봉하는 봉지 부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제1캐버티 부분 및 상기 제2캐버티의 일부 부분을 밀봉하는 봉지 부재는 상기 제2기판 하부로 돌출되지 않도록 형성되는 것을 특징으로 하는 반도체 패 키지.
KR1020080137352A 2008-12-30 2008-12-30 인쇄회로기판 및 이를 이용한 반도체 패키지 KR20100078959A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080137352A KR20100078959A (ko) 2008-12-30 2008-12-30 인쇄회로기판 및 이를 이용한 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080137352A KR20100078959A (ko) 2008-12-30 2008-12-30 인쇄회로기판 및 이를 이용한 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20100078959A true KR20100078959A (ko) 2010-07-08

Family

ID=42640121

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080137352A KR20100078959A (ko) 2008-12-30 2008-12-30 인쇄회로기판 및 이를 이용한 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20100078959A (ko)

Similar Documents

Publication Publication Date Title
KR100621991B1 (ko) 칩 스케일 적층 패키지
US7298033B2 (en) Stack type ball grid array package and method for manufacturing the same
JP5522561B2 (ja) マイクロ電子デバイスパッケージ、積重ね型マイクロ電子デバイスパッケージ、およびマイクロ電子デバイスを製造する方法
US6664615B1 (en) Method and apparatus for lead-frame based grid array IC packaging
US6828665B2 (en) Module device of stacked semiconductor packages and method for fabricating the same
KR101517541B1 (ko) 다층 반도체 패키지
JP5346578B2 (ja) 半導体アセンブリおよびその作製方法
KR100260997B1 (ko) 반도체패키지
KR101050402B1 (ko) 프로세서 및 메모리 패키지 어셈블리를 포함하는 반도체 멀티패키지 모듈
US5684330A (en) Chip-sized package having metal circuit substrate
KR20050074961A (ko) 역전된 제 2 패키지를 구비한 반도체 적층형 멀티-패키지모듈
KR100842915B1 (ko) 스택 패키지 및 그의 제조 방법
US20080157302A1 (en) Stacked-package quad flat null lead package
KR101000457B1 (ko) 다중 기판 영역 기반의 패키지 및 이의 제조 방법
US20070052082A1 (en) Multi-chip package structure
JP2005005709A (ja) チップ積層パッケージ、連結基板及びチップ連結方法
JP4435756B2 (ja) 半導体装置
KR20060074146A (ko) 반도체 패키지 모듈
US20040159925A1 (en) Semiconductor device and method for manufacture thereof
KR100650049B1 (ko) 멀티 칩 패키지를 이용하는 적층 패키지
KR100646474B1 (ko) 반도체패키지 및 그 제조방법
KR20100078959A (ko) 인쇄회로기판 및 이를 이용한 반도체 패키지
KR20010027266A (ko) 적층 패키지
KR20100078957A (ko) 반도체 모듈
KR20030054066A (ko) 적층 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid