KR101000457B1 - 다중 기판 영역 기반의 패키지 및 이의 제조 방법 - Google Patents

다중 기판 영역 기반의 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR101000457B1
KR101000457B1 KR1020080080624A KR20080080624A KR101000457B1 KR 101000457 B1 KR101000457 B1 KR 101000457B1 KR 1020080080624 A KR1020080080624 A KR 1020080080624A KR 20080080624 A KR20080080624 A KR 20080080624A KR 101000457 B1 KR101000457 B1 KR 101000457B1
Authority
KR
South Korea
Prior art keywords
substrate
chip
substrates
functional
active surface
Prior art date
Application number
KR1020080080624A
Other languages
English (en)
Other versions
KR20090018595A (ko
Inventor
시안-총 차이
Original Assignee
유택(타이완) 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 유택(타이완) 코포레이션 filed Critical 유택(타이완) 코포레이션
Publication of KR20090018595A publication Critical patent/KR20090018595A/ko
Application granted granted Critical
Publication of KR101000457B1 publication Critical patent/KR101000457B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

다중 기판 영역 기반의 패키지와 그 제조 방법이 제공된다. 칩의 활성 표면은 복수의 기능 영역으로 나뉘고, 각각의 기능 영역은 본딩 와이어를 통해 대응하는 기판에 전기적으로 연결된다. 각 기능 영역은 분리된 시스템을 갖고, 그 회로 레이아웃은 기판 또는 다른 시스템에 의해 제한되지 않으며 유연하게 그리고 독립적으로 설계될 수 있어, 패키지를 더 작고 더 얇게 만들 수 있게 된다. 각 세트의 기능 영역과 이에 대응하는 기판은 독립된 유닛으로 기능하여, 기판은 서로 영향받지 않게 되고, 이에 따라 양호한 호환성, 개선된 신뢰성 및 감소된 패키징 면적을 제공하게 된다.
반도체 칩, 기판, 패키지

Description

다중 기판 영역 기반의 패키지 및 이의 제조 방법{MULTI-SUBSTRATE REGION-BASED PACKAGE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 다중 기판 영역 기반 패키지(multi-substrate region-based package) 및 그 제조 방법에 관한 것이다.
종래 쿼드 플랫 패키지(quad flat package: QFP)와 같은 리드프레임 기반의(leadframe-based) 반도체 패키지는, 다이 패드(die pad)와 복수의 리드를 구비하는 리드프레임을 준비하고, 다이 패드 상에 칩을 마운팅하고, 칩 상에 형성된 본드 패드를 대응하는 리드에 전기적으로 연결하기 위해 복수의 본딩 와이어를 형성하고, 칩과 본딩 와이어를 봉지부 또는 봉지제(encapsulant)로 봉지함으로써 제조된다.
그러나, 이러한 종래의 리드프레임 기반의 반도체 패키지는, 입력/출력(I/O) 접속부로 기능하는 리드가 봉지부 주위에 배치될 수만 있다는, 즉, 제공되는 I/O 접속부의 수는 봉지부의 크기에 의해 제한되어, 현대의 전자 제품을 위한 I/O 접속부(I/O connections)의 추가적인 증가의 요건을 충족시키지 못한다는 단점을 갖고 있다. 이에 따라, 볼 그리드 어레이(ball grid array: BGA) 반도체 패키지가 개발되었다.
도 1은 종래의 BGA 반도체 패키지를 나타낸다. 도 1에서, 상면과 하면에 형성된 복수의 트레이스(trace)를 갖는 기판(111)이 사용되며, 상면의 트레이스는 기판(111) 내의 내부 도전체 트레이스와 비아(도시 안함)에 의해 하면의 트레이스에 전기적으로 연결된다. 칩(112)은 기판(111) 상면에 마운트되고, 칩(112) 상에 형성된 복수의 본드 패드(112a)는 복수의 본딩 와이어(113)에 의해 기판(111) 상면의 트레이스에 전기적으로 연결된다. 봉지부(114)는, 칩(112)과 본딩 와이어(113)를 봉지하기 위해, 기판(111) 상에 형성되어 있다. 그리고, 복수의 솔더 볼(solder ball; 115)이 기판(111) 하면의 트레이스 단부에 형성된 복수의 볼 패드(111a)에 박혀있어, 솔더 볼(115)을 통해 외부 디바이스에 칩(112)이 전기적으로 접속될 수 있게 한다. 이러한 구성에 의해, 기판(111)의 볼 패드와 트레이스의 레이아웃을 통해 더 많은 I/O 접속부가 얻어질 수 있다.
그러나, 종래 BGA 패키지 구성은, 전자 제품에 있어서 더 낮은 프로파일, 더 많은 기능 그리고 더 짧은 수명을 갖는 발전 트렌드와의 양립성이 부족함으로 인 해, 시대에 뒤떨어진 것이 되었다. 따라서, 감소된 크기의 패키지 제품을 효과적으로 제조할 수 있는 고밀도 패키징(high-density packaging: HDP) 기술이 관련 산업에 있어서 주요한 집중점이 되었다.
전자공학의 발전은 "소자(element)" 개발에서 시작되고 그 후 복수의 "소자"를 집합시키는 단계로 발전하며(예를 들어, 복수의 집적회로(IC)를 시스템으로 조립(assembling)하는 것), 결국, 집적화의 단계로 발전하여, 시스템 온 칩(System on Chip: SoC), 시스템 인 패키지(System in a Package: SiP) 및 멀티칩 패키지(Multi-Chip Package: MCP) 등의 HDP 기술에 이르게 된다.
상술한 각각의 HDP 기술은 각자의 장단점을 갖고 있다. SoC는 프로세서 유닛, 메모리 및 아날로그 신호처리 유닛을 모두 단일 칩 내에 집적한다. SoC가 적용될 수 없는 어떤 경우에는, (단일 패키지에 2 이상의 칩을 집적한) SiP가 대안으로 사용된다. 일반적으로, SoC는 SiP보다 비교적 더 비용효과적(cost-effective)이고, 수율이 높으며, 덜 복잡한 패키징을 갖는다. 이에 반하여, SiP는, 다른 기술에 의해 제조되거나 다른 재료로 만들어진 복수의 칩을 하나의 시스템으로 패키징할 수 있고, 칩들간의 좋은 호환성(compatibility)을 유지시킬 수 있다.
또한, MCP와 SiP 간의 차이점은, MCP는 수직(Z) 방향으로 고밀도 메모리들의 집적에 더 집중함으로써 작은 패키징 면적을 제공한다. 반면에, SiP는 수평(X-Y) 방향에서의 고성능 다기능 칩의 패키징에 더 집중함으로써, 패키지의 좋은 열 방산 특성과 신뢰성을 제공한다.
따라서, 해결하고자 하는 과제는, 상술한 HDP 기술의 단점을 제거하면서도 장점들을 결합할 수 있는 패키징 기술을 개발하는 것이다.
상술한 종래 기술의 단점의 견지에서, 본 발명의 목적은, HDP 기술을 사용하는 다중 기판 영역 기반의 패키지와 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 복수의 기능 영역이 단일 칩에 집적된 다중 기판 영역 기반의 패키지와 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 비용효과적이고, 수율을 증가시키며 복잡한 패키징을 방지하는 다중 기판 영역 기반의 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 좋은 호환성을 제공하는 다중 기판 영역 기반의 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 작은 패키징 면적, 높은 열 방산 및 우수한 신뢰성을 제공하는 다중 기판 영역 기반의 패키지 및 그 제조 방법을 제공하는 것이다.
상술한 목적 및 다른 목적을 달성하기 위해, 본 발명은, 활성 표면(active surface) 및 비활성 표면(non-active surface)을 갖는 칩 - 상기 칩의 활성 표면은 복수의 기능 영역으로 나뉘고, 각 기능 영역은 독립된 제1 전기접속부를 가짐 - ; 각각 상기 칩의 기능 영역들 중 대응 영역에 마운트된 복수의 기판 - 각각의 상기 기판은 복수의 본드 패드와, 상기 기능 영역들 중 대응 영역의 제1 전기접속부에 대응하는 제2 전기접속부를 포함함 - ; 상기 기능 영역들의 제1 전기접속부를 상기 기판의 대응하는 제2 전기접속부에 전기적으로 연결하는 복수의 본딩 와이어; 및 상기 칩의 활성 표면, 상기 기판 및 상기 본딩 와이어를 봉지하고, 상기 기판의 본드 패드가 노출되는 복수의 개구를 갖는 봉지층;을 포함하는, 다중 기판 영역 기반의 패키지를 제공한다.
또한 본 발명은, 활성 표면과 비활성 표면을 갖되 상기 활성 표면은 복수의 기능 영역으로 나뉘고 각각의 상기 기능 영역은 제1 전기접속부를 갖는 칩과, 복수의 기판 - 각각의 상기 기판은 표면 상에 형성된 복수의 본드 패드와, 상기 각 기판의 표면의 적어도 일측 상에 형성된 제2 전기접속부를 포함함 - 을 제공하는 단계; 각각의 상기 기판을 상기 칩의 기능 영역들 중 대응하는 영역에 부착하는 단계; 복수의 본딩 와이어를 통해, 상기 칩의 제1 전기접속부를 상기 기판의 제2 전기접속부에 전기적으로 연결하는 단계; 및 상기 기판의 본드 패드가 노출되는 복수의 개구를 갖는 봉지층을 상기 칩 상에 형성하여 상기 기판과 본딩 와이어를 봉지하는 단계;를 포함하는 다중 기판 영역 기반의 패키지의 제조 방법을 제공한다.
또한 본 발명에 있어서, 상기 기판의 본드 패드 상에 도전성 물질이 형성될 수 있고, 상기 도전성 물질은 도전성 요소(conductive element)를 형성하도록 리플로우(reflow)될 수 있다. 또한, 상기 복수의 기판은 기판 스트립(substrate strip) 상에 집적될 수 있고, 상기 기판 스트립은 기판을 내부에 배치시켜 기판을 기판 스트립에 연결시키기 위한 복수의 개구를 갖도록 형성된다. 상기 봉지층 형성 후, 상기 기판이 부착된 칩은 상기 기판 스트립으로부터 분리된다.
본 발명의 다른 실시형태에서, 서브칩(sub-chip)이 각각의 상기 기판과 칩 사이에 배치될 수 있고, 대응하는 기판에 전기적으로 연결된다. 상기 서브칩은 활성 표면과 비활성 표면을 갖고, 상기 서브칩의 활성 표면은 본딩 와이어에 의해 상기 대응하는 기판의 제2 전기접속부에 전기적으로 연결된 제3 전기접속부를 갖고, 상기 서브칩의 비활성 표면은 상기 칩의 활성 표면에 부착된 접착층을 갖는다. 상기 대응하는 기판은 상기 기판을 상기 서브칩의 활성 표면에 부착시키는 접착층이 있는 접착 표면을 가진다.
상기 칩의 각 기능 영역의 제1 전기접속부는 대응하는 기능 영역의 일측, 대향하는 양측 또는 3 측 상에 배치된다. 충분한 공간이 있다면, 상기 제1 전기접속부는 상기 대응하는 기능 영역의 4 측 상에 형성될 수 있다. 각각의 상기 기판은 대응하는 기능 영역보다 면적이 더 크거나 작을 수 있다.
따라서, 본 발명의 다중 기판 영역 기반의 패키지 및 그 제조 방법은 HDP 기술을 사용하여 상기 칩의 활성 영역 상에 복수의 기능 영역을 형성한다. 각각의 기능 영역은 제1 전기접속부와, 상기 제1 전기접속부에 전기적으로 연결된 기판을 갖 는다.
본 발명에 따르면, 복수의 기능 영역을 단일 칩 내에 집적함으로써, 수율을 증가시키고, 종래의 복잡한 SiP 패키징 기술의 사용을 피할 수 있다. 또한, 상기 칩의 다른 기능 영역들과 복수의 기판을 결합함으로써, 양호한 호환성, 개선된 신뢰성 및 감소된 패키징 면적이 제공될 수 있다. 더욱이, 상기 칩의 비활성 표면이 노출되어, 패키지의 열 방산이 크게 강화될 수 있다.
또한, 본 발명에서, 상기 칩은 복수의 기능 영역으로 나뉘고, 각 기능 영역에는 대응하는 기판이 마운트되어, 시스템 집적 및 회로 설계가 각 기능 영역 상에서 각각 수행될 수 있어, 원하는 대로 더 작게 그리고 더 얇게 설계되거나 만들어질 수 있다. 이러한 구성은, 기능 영역이 열팽창을 받을 때, 본딩 와이어가 각 기능 영역 상에서 손상되거나 당겨지는 것을 방지하여 본딩 와이어를 원래 모양으로 유지시킬 수 있다.
이하, 도 2 내지 4를 참조하여 본 발명에 의해 제안된 다중 기판 영역 기반의 패키지와 그 제조 방법의 바람직한 실시예들을 상세히 설명한다. 상기 도면은 본 발명의 실시예에 관련된 구성요소들만을 보여주기 위해 단순화한 개략도이며, 실질적인 구현에 있어서는 구성요소들의 레이아웃은 더 복잡할 수 있다는 점에 유 의한다.
제1 실시예
도 2a 내지 2g는 본 발명의 제1 실시예에 따른 다중 기판 영역 기반의 패키지 및 그 제조 방법을 나타내는 도면이다.
도 2a 및 2b에 도시된 바와 같이, 활성 표면(400)과 비활성 표면(401)을 갖는 칩(40)이 제공된다. 칩(40)의 활성 표면(400)은 복수의 기능 영역(4001)으로 나뉘고, 각 기능 영역은 독립된 제1 전기접속부(4002)를 갖는다. 제1 전기접속부(4002)는 기능 영역(4001)의 일측, 대향하는 양측 또는 3 측 상에 배치될 수 있다. 충분한 공간이 있다면, 제1 전기접속부(4002)는 기능 영역(4001)의 4 측 상에 배치될 수도 있다.
도 2c에 도시된 바와 같이, 기판 스트립(substrate strip; 30)이 제공된다. 기판 스트립(30)은 복수의 개구(300)를 갖도록 형성되어 있고, 복수의 기판(31)이 개구(300)에 각각 배치되어 기판 스트립(30)에 연결되어 있다. (기판(31)의 단면도인) 도 2d를 참조하면, 기판(31)은 볼 마운팅 표면(ball mounting surface; 310)과 접착 표면(311)을 갖고, 볼 마운팅 표면(310)은 그 표면 상에 형성된 복수의 본드 패드(312)와, 칩(40)의 제1 전기접속부(4002)에 대응하는 제2 전기접속부(313)을 갖고, 접착층(314)이 기판(31)의 접착 표면(311)에 부착된다.
도 2e에 도시된 바와 같이, 기판 스트립(30)의 각 기판(31)의 접착층(314)을 칩(40)의 활성 영역에 부착함으로써, 각 기판(31)은 칩(40)의 대응하는 기능 영역(4001)에 부착된다. 다른 대안으로, 기판 스트립의 사용 없이, 복수의 기판이 칩의 활성 영역 상의 기능 영역에 직접 부착될 수 있다.
도 2f에 도시된 바와 같이, 와이어 본딩 공정이 각 기판(31)의 제2 전기접속부(313)와 칩(40)의 대응 기능 영역(4001)의 제1 전기접속부(4002) 상에 수행되어, 기판(31)의 제2 전기접속부(313)를 칩(40)의 제1 전기접속부(4002)에 전기적으로 연결시키기 위한 복수의 본딩 와이어(41)를 형성한다. 그리고 나서, 몰딩 공정이 수행되어 기판(31)의 볼 마우팅 표면(310)과 칩(40)의 활성 표면(400) 상에 봉지층(42)을 형성한다. 이 경우, 봉지층(42)에는, 기판(31)의 본드 패드(312)를 노출시키는 복수의 개구(420)가 형성된다.
도 2g에 도시된 바와 같이, 솔더(solder)와 같은 도전성 물질(43)이 본드 패드(312) 상에 그리고 봉지층(42)의 개구(420) 내에 배치되고, 본드 패드(312) 상에 도전성 요소를 형성하도록 리플로우된다. 그리고 나서, 기판(31)이 부착된 칩(40)을 기판 스트립으로부터 분리하도록 분리 공정(singulation process)이 수행된다.
상술한 제조 공정에 의해, 본 발명은, 활성 표면(400) 및 비활성 표면(401) 을 갖는 칩(40) - 활성 표면(400)은 복수의 기능 영역(4001)으로 나뉘고, 각 기능 영역은 독립된 제1 전기접속부(4002)를 가짐 - ; 각각 상기 칩(40)의 기능 영역들(4001) 중 대응 영역에 마운트된 복수의 기판(31) - 각각의 기판(31)은 볼 마운팅 표면(310)과 접착층(311)을 갖되, 볼 마운팅 표면(310)은 그 표면 상에 형성된 복수의 본드 패드(312)와, 제1 전기접속부(4002)에 대응하는 제2 전기접속부(313)를 포함함 - ; 기판(31)의 제2 전기접속부(313)를 상기 칩(40)의 제1 전기접속부(4002)에 각각 전기적으로 연결하는 복수의 본딩 와이어(41); 및 기판(31)의 볼 마운팅 표면(310)과 칩(40)의 활성 표면(400) 상에 형성되고, 기판(31)의 본드 패드(312)를 노출시키는 복수의 개구(420)를 갖도록 형성된 봉지층(42); 및 본드 패드(312) 상에 배치된 도전성 물질(43)을 포함하는, 다중 기판 영역 기반의 패키지를 또한 제공한다.
도전성 물질(43)은 솔더 물질일 수 있다. 기판(31)의 접착 표면(311)은, 기판(31)을 칩(40)의 활성 표면(400)에 부착시킬 수 있는 접착층(314)을 갖는다. 따라서, 본 발명에 따른 다중 기판 영역 기반의 패키지와 그 제조 방법은 HDP 기술을 사용하여 칩(40)의 활성 표면(400) 상에 복수의 기능 영역(4001)을 형성한다. 각 기능 영역(4001)은 제1 전기접속부(4002)를 갖고, 기판(31)은 제1 전기접속부(4002)에 전기적으로 연결된다. 단일 칩 내에 복수의 기능 영역을 집적함으로써, 수율을 증가시키고, 종래의 복잡한 SiP 패키징 기술의 사용을 피할 수 있다. 또한, 복수의 기판(31)을 칩(40)의 다른 기능 영역들(4001)과 결합함으로써, 좋은 호환 성, 개선된 신뢰성 및 감소된 패키징 면적이 제공될 수 있다. 더욱이, 칩(40)의 비활성 표면(401)이 노출되어, 패키지의 열 방사가 크게 강화될 수 있다.
또한, 칩(40)의 다른 기능 영역들(4001)이 동작에 의한 다른 작업 온도(working temperature)를 갖고 다른 정도의 열 팽창을 가질 경우, 서로 상호연결되지 않은 복수의 기판(31)은 서로에 의해 영향을 받지 않는다. 따라서, 기능 영역(4001) 상에 배치된 본딩 와이어(41)는 다른 정도의 열팽창과 기판(31)으로부터 효과로 인한 파손(tearing)이나 잡아당김(pulling)을 받지 않게 되고, 본딩 와이어(41)의 원래 모양을 유지하게 된다.
제2 실시예
도 3a 내지 3c는 본 발명의 제2 실시예에 다른 다중 기판 영역 기반의 패키지 및 그 제조 방법을 나타내는 도면이다. 제2 실시예는, 복수의 적층된 칩들이 패키지 내에 배치된다는 점에서 상술한 제1 실시예와 다르다.
도 3a에 도시된 바와 같이, 활성 표면(500)과 비활성 표면(501)(또한 도 3b를 참조)을 갖는 칩(50)이 제공된다. 칩(50)의 활성 표면(500)은 복수의 기능 영역(5001)으로 나뉘고, 각 기능 영역은 독립된 제1 전기접속부(5002)를 갖는다.
도 3b에 도시된 바와 같이, 복수의 서브칩(51)이 제공되고, 각 서브칩(51)은 활성 표면(510)과 비활성 표면(511)을 갖는다. 서브칩(51)의 활성 표면(510)은 제3 전기접속부(513)를 갖도록 형성되고, 서브칩(51)의 비활성 표면(511)은 이에 부착된 접착층(512)을 가져서, 서브칩(51)이 접착층(512)에 의해 칩(50)의 활성 표면(500)에 부착될 수 있게 한다.
도 3c에 도시된 바와 같이, 이후의 공정들은 제1 실시예에 대해 설명한 공정들과 유사한다. 복수의 기판(52)이 제공되어 서브칩(51) 상에 각각 적층된다. 각 기판(52)은 볼 마운팅 표면(520)과 접착 표면(521)을 갖는다. 기판(52)의 볼 마운팅 표면(520)은 그 표면 상에 형성된 복수의 본드 패드(524)와, 대응 기능 영역(5001)의 제1 전기접속부(5002)에 대응하고, 대응 서브칩(51)의 제3 전기접속부(513)에 대응하는 제2 전기접속부(523)을 갖는다. 제1, 제2 및 제3 전기접속부(5002, 523, 513)을 전기적으로 연결하기 위해 복수의 본딩 와이어(53)가 사용된다. 그 다음에, 기판(52), 칩(50) 및 서브칩(51)의 활성 표면(500, 510), 그리고 본딩 와이어(53)를 봉지하기 위해 봉지층(54)이 형성된다. 또한 기판(52)의 본드 패드(524)를 노출하기 위한 복수의 개구(540)을 갖도록 봉지층(54)이 형성되고, 도전성 물질(55)이 노출된 본드 패드(524) 상에 배치된다.
상술한 제조 방법에 의해, 본 발명은, 활성 표면(500) 및 비활성 표면(501)을 갖는 칩 - 활성 표면(500)은 복수의 기능 영역(5001)으로 나뉘고, 각 기능 영역은 독립된 제1 전기접속부(5002)를 가짐 - ; 각각 칩(50)의 활성 표면(500)의 기능 영역들(5001) 중 대응 영역에 마운트된 복수의 서브칩 - 각각의 서브칩(51)은 활성 표면(510)과 비활성 표면(511)을 갖고, 활성 표면(510)은 제3 전기접속부(513)을 가짐 - ; 각각 대응하는 서브칩(51) 상에 마운트 또는 적층된 복수의 기판(52) - 각각의 기판(52)은 볼 마운팅 표면(520)과 접착 표면(521)을 갖고, 볼 마운팅 표면(520)은 그 표면 상에 형성된 복수의 본드 패드(524)와, 대응하는 기능 영역(5001)의 제1 전기접속부(5002)에 대응하고 대응 서브칩(51)의 제3 전기접속부(513)에 대응하는 제2 전기접속부(523); 제1, 제2 및 제3 전기접속부(5002, 523, 513)을 전기적으로 연결하기 위한 복수의 본딩 와이어(53); 기판(52), 칩(50) 및 서브칩(51)의 활성 표면(500, 510), 그리고 본딩 와이어(53)를 봉지하되, 기판(52)의 본드 패드(524)를 노출시키기 위한 복수의 개구(540)를 갖는 봉지층(54); 및 본드 패드(524) 상에 그리고 개구(540) 내에 배치된 도전성 물질;을 포함하는 다중 기판 영역 기반의 패키지를 제공한다.
서브칩(51)의 비활성 표면(511)은, 서브칩(51)을 칩(50)의 활성 표면(500)에 부착시키는 접착층(512)을 갖는다. 기판(52)의 접착 표면(521)은, 기판(52)을 대응 서브칩(51)의 활성 표면(510)에 부착시키는 접착층(522)을 갖는다.
제3 실시예
도 4는 본 발명의 제3 실시예에 따른 다중 기판 영역 기반의 패키지를 나타내는 도면이다. 상술한 제1 및 제2 실시예에서, 기판은 칩의 대응하는 기능 영역의 면적에 비하여 면적이 더 작으나, 제3 실시예에서는, 기판은 칩의 기능 영역의 크기보다 크기가 더 크다.
도 4에 도시된 바와 같이, 각 기판(61)은 칩(60)의 활성 표면(600)의 기능 영역들(6000) 중 대응하는 영역의 면적보다 그 면적이 더 크다. 각 기판(61)의 볼 마운팅 표면(610)의 제2 전기접속부(6101)는 칩(60)의 대응하는 기능 영역(6000)의 제1 전기접속부(6001)에 전기적으로 연결되고, 도전성 물질이 각 기판(61)의 본드 패드 상에 배치된다. 제조 공정 중 나머지 부분과 구조적 구성은 제1 및 제2 실싱예에서 설명한 바와 실질적으로 동일하므로 여기서 상세한 설명은 반복하지 않는다.
따라서, 칩(40, 50, 60)의 활성 표면(400, 500, 600)은 복수의 기능 영역(4001, 5001, 6000)을 갖고, 각 기능 영역에는 대응하는 기판(31, 52, 61)이 마운트되어 각 기능 영역이 이 기판에 전기적으로 연결되고, 기판(31, 52, 61)은 대응하는 기능 영역(4001, 5001, 6000)보다 면적이 더 크거나 작을 수 있기 때문에, 칩(40, 50, 60)을 위한 회로 레이아웃의 설계가 기판(31, 52, 61)의 크기와 위치에 의해 제한받지 않는다. 따라서, 칩(40, 50, 60)의 기능 영역(4001, 5001, 6000)의 설계는 완전한 시스템 설계의 수행을 가능하게 하고, 칩(40, 50, 60) 또는 패키지를 원하는 대로 더 작고 더 얇게 만들 수 있게 한다. 그리고 각각의 대응하는 기능 영역(4001, 5001, 6000)으로 기판(31, 52, 61)을 배치함으로써, 파손(tearing) 또 는 잡아당김(pulling)을 방지하여, 본딩 와이어(41, 53)의 완전성을 유지하게 된다.
본 발명은 예시적인 바람직한 실시예를 들어 설명하였다. 그러나, 본 발명의 범위가 상술한 실싱예의 구성에 한정되는 것은 아니다. 따라서, 다음의 특허청구범위는 모든 변형예와 유사한 구성을 포함하도록 가장 넓게 해석되어진다.
도 1은 종래의 볼 그리드 어레이(BGA) 반도체 패키지를 나타내는 도면이다.
도 2a 내지 2g는 본 발명의 제1 실시예에 따른 다중 기판 영역 기반의 패키지 및 그 제조 방법을 나타내는 도면이다.
도 3a 내지 3c는 본 발명의 제2 실시예에 따른 다중 기판 영역 기반의 패키지 및 그 제조 방법을 나타내는 도면이다.
도 4는 본 발명의 제3 실시예에 따른 다중 기판 영역 기반의 패키지를 나타내는 도면이다.

Claims (21)

  1. 활성 표면 및 비활성 표면을 갖는 칩 - 상기 칩의 활성 표면은 복수의 기능 영역으로 나뉘고, 각 기능 영역은 독립된 제1 전기접속부를 가짐 - ;
    각각 상기 칩의 기능 영역들 중 대응 영역에 마운트된 복수의 기판 - 각각의 상기 기판은 복수의 본드 패드와, 상기 기능 영역들 중 대응 영역의 제1 전기접속부에 대응하는 제2 전기접속부를 포함함 - ;
    상기 기능 영역들의 제1 전기접속부를 상기 기판의 대응하는 제2 전기접속부에 전기적으로 연결하는 복수의 본딩 와이어; 및
    상기 칩의 활성 표면, 상기 기판 및 상기 본딩 와이어를 봉지하고, 상기 기판의 본드 패드가 노출되는 복수의 개구를 갖는 봉지층;
    을 포함하는 다중 기판 영역 기반의 패키지.
  2. 제1항에 있어서,
    상기 기판의 본드 패드 상에 배치된 도전성 물질을 더 포함하는 것을 특징으로 하는 다중 기판 영역 기반의 패키지.
  3. 제2항에 있어서,
    상기 도전성 물질은 도전성 요소를 형성하도록 리플로우된 것을 특징으로 하는 다중 기판 영역 기반의 패키지.
  4. 제1항에 있어서,
    상기 기판과 상기 칩의 활성 표면에 부착된 접착층을 더 포함하는 것을 특징으로 하는 다중 기판 영역 기반의 패키지.
  5. 제1항에 있어서,
    각각의 상기 기판은 상기 본드 패드와 제2 전기접속부가 형성된 볼 마운팅 표면을 갖는 것을 특징으로 하는 다중 기판 영역 기반의 패키지.
  6. 제1항에 있어서,
    각각의 상기 기판과 칩 사이에 마운트되고 복수의 상기 기판 중 대응하는 기판에 전기적으로 연결된 서브칩을 더 포함하는 것을 특징으로 하는 다중 기판 영역 기반의 패키지.
  7. 제6항에 있어서,
    상기 서브칩은 활성 표면을 갖고, 상기 서브칩의 활성 표면은 본딩 와이어에 의해 복수의 상기 기판 중 대응하는 기판의 제2 전기접속부에 연결된 제3 전기접속부를 갖는 것을 특징으로 하는 다중 기판 영역 기반의 패키지.
  8. 제7항에 있어서,
    상기 서브칩은 상기 칩의 활성 표면에 부착된 접착층을 갖는 비활성 표면을 갖고, 각각의 상기 기판은 각 기판을 상기 서브칩의 활성 표면에 부착시키는 접착층을 갖는 접착 표면을 더 포함하는 것을 특징으로 하는 다중 기판 영역 기반의 패키지.
  9. 제1항에 있어서,
    각각의 상기 기판은 상기 칩의 기능 영역들중 대응하는 기능 영역보다 면적이 더 작은 것을 특징으로 하는 다중 기판 영역 기반의 패키지.
  10. 제1항에 있어서,
    각각의 상기 기판은 상기 칩의 기능 영역들중 대응하는 기능 영역보다 면적 인 더 큰 것을 특징으로 하는 다중 기판 영역 기반의 패키지.
  11. 제1항에 있어서,
    상기 제1 전기접속부는 각각의 상기 기능 영역의 일측, 대향하는 양측, 3 측 또는 4 측 상에 배치된 것을 특징으로 하는 다중 기판 영역 기반의 패키지.
  12. 활성 표면과 비활성 표면을 갖되 상기 활성 표면은 복수의 기능 영역으로 나뉘고 각각의 상기 기능 영역은 제1 전기접속부를 갖는 칩과, 복수의 기판 - 각각의 상기 기판은 표면 상에 형성된 복수의 본드 패드와, 상기 각 기판의 표면의 적어도 일측 상에 형성된 제2 전기접속부를 포함함 - 을 제공하는 단계;
    각각의 상기 기판을 상기 칩의 기능 영역들 중 대응하는 기능 영역에 부착하는 단계;
    복수의 본딩 와이어를 통해, 상기 칩의 제1 전기접속부를 상기 기판의 제2 전기접속부에 전기적으로 연결하는 단계; 및
    상기 기판의 본드 패드가 노출되는 복수의 개구를 갖는 봉지층을 상기 칩 상에 형성하여 상기 기판과 본딩 와이어를 봉지하는 단계;
    를 포함하는 다중 기판 영역 기반의 패키지의 제조 방법.
  13. 제12항에 있어서,
    상기 기판의 본드 패드 상에 도전성 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다중 기판 영역 기반의 패키지의 제조 방법.
  14. 제13항에 있어서,
    상기 도전성 기판은 리플로우되어 도전성 요소를 형성하는 것을 특징으로 하는 다중 기판 영역 기반의 패키지의 제조 방법.
  15. 제12항에 있어서,
    복수의 상기 기판은 기판 스트립 상에 집적되고, 상기 기판 스트립은 복수의 상기 기판을 기판 스트립 내에 배치시켜 복수의 상기 기판을 상기 기판 스트립에 연결시키기 위한 복수의 개구를 갖도록 형성된 것을 특징으로 하는 다중 기판 영역 기반의 패키지의 제조 방법.
  16. 제15항에 있어서,
    상기 기판이 부착된 칩을 상기 기판 스트립으로부터 분리하는 단계를 더 포 함하는 것을 특징으로 하는 다중 기판 영역 기반의 패키지의 제조 방법.
  17. 제12항에 있어서,
    접착층을 상기 기판과 상기 칩의 활성 표면에 부착하는 단계를 더 포함하는 것을 특징으로 하는 다중 기판 영역 기반의 패키지의 제조 방법.
  18. 제12항에 있어서,
    상기 칩과 각각의 상기 기판 사이에 서브칩을 배치시키는 단계와, 상기 서브칩을 복수의 상기 기판 중 대응하는 기판에 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 다중 기판 영역 기반의 패키지의 제조 방법.
  19. 제12항에 있어서,
    각각의 상기 기판은 상기 칩의 기능 영역들중 대응하는 기능 영역보다 면적이 더 작은 것을 특징으로 하는 다중 기판 영역 기반의 패키지의 제조 방법.
  20. 제12항에 있어서,
    각각의 상기 기판은 상기 칩의 기능 영역들중 대응하는 기능 영역보다 면적이 더 큰 것을 특징으로 하는 다중 기판 영역 기반의 패키지의 제조 방법.
  21. 제12항에 있어서,
    상기 제1 전기접속부는 각각의 상기 기능 영역의 일측, 대향하는 양측, 3측 또는 4측 상에 배치되는 것을 특징으로 하는 다중 기판 영역 기반의 패키지의 제조 방법.
KR1020080080624A 2007-08-17 2008-08-18 다중 기판 영역 기반의 패키지 및 이의 제조 방법 KR101000457B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
TW096130445 2007-08-17
TW96130445 2007-08-17
TW097119472 2008-05-27
TW097119472A TW200910564A (en) 2007-08-17 2008-05-27 Multi-substrate block type package and its manufacturing method

Publications (2)

Publication Number Publication Date
KR20090018595A KR20090018595A (ko) 2009-02-20
KR101000457B1 true KR101000457B1 (ko) 2010-12-13

Family

ID=40362328

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080080624A KR101000457B1 (ko) 2007-08-17 2008-08-18 다중 기판 영역 기반의 패키지 및 이의 제조 방법

Country Status (4)

Country Link
US (1) US7859118B2 (ko)
JP (1) JP2009049404A (ko)
KR (1) KR101000457B1 (ko)
TW (1) TW200910564A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100049283A (ko) * 2008-11-03 2010-05-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP5926988B2 (ja) * 2012-03-08 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
US9559064B2 (en) 2013-12-04 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control in package-on-package structures
KR102247916B1 (ko) * 2014-01-16 2021-05-04 삼성전자주식회사 계단식 적층 구조를 갖는 반도체 패키지
KR101665794B1 (ko) 2014-12-22 2016-10-13 현대오트론 주식회사 다이 기반의 차량 제어기 전용 반도체 설계 방법 및 이에 의해 제조되는 차량 제어기 전용 반도체
CN107611099B (zh) * 2016-07-12 2020-03-24 晟碟信息科技（上海）有限公司 包括多个半导体裸芯的扇出半导体装置
US20180114786A1 (en) * 2016-10-21 2018-04-26 Powertech Technology Inc. Method of forming package-on-package structure
IT201700055921A1 (it) * 2017-05-23 2018-11-23 St Microelectronics Srl Dispositivo a semiconduttore, circuito e procedimento corrispondenti

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100195292B1 (ko) * 1996-05-08 1999-06-15 윤종용 다층의 마스크를 이용한 스크린 프린트에 의한 금속범프제조방법
JP2001057404A (ja) * 1999-06-07 2001-02-27 Rohm Co Ltd 半導体装置およびその製造方法
KR100690247B1 (ko) * 2006-01-16 2007-03-12 삼성전자주식회사 이중 봉합된 반도체 패키지 및 그의 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4586242A (en) * 1982-05-24 1986-05-06 At&T Bell Laboratories Operations on a semiconductor integrated circuit having two kinds of buffers
JPH0855875A (ja) * 1994-08-17 1996-02-27 Hitachi Ltd 半導体装置
US6064219A (en) * 1997-02-05 2000-05-16 Tektronix, Inc. Modular test chip for multi chip module
JP3201353B2 (ja) * 1998-08-04 2001-08-20 日本電気株式会社 半導体装置とその製造方法
JP2002026179A (ja) * 2000-07-04 2002-01-25 Nec Kyushu Ltd 半導体装置およびその製造方法
TWI330884B (en) * 2007-01-08 2010-09-21 Chipmos Technologies Inc Chip package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100195292B1 (ko) * 1996-05-08 1999-06-15 윤종용 다층의 마스크를 이용한 스크린 프린트에 의한 금속범프제조방법
JP2001057404A (ja) * 1999-06-07 2001-02-27 Rohm Co Ltd 半導体装置およびその製造方法
KR100690247B1 (ko) * 2006-01-16 2007-03-12 삼성전자주식회사 이중 봉합된 반도체 패키지 및 그의 제조 방법

Also Published As

Publication number Publication date
KR20090018595A (ko) 2009-02-20
TW200910564A (en) 2009-03-01
TWI370529B (ko) 2012-08-11
US20090045527A1 (en) 2009-02-19
US7859118B2 (en) 2010-12-28
JP2009049404A (ja) 2009-03-05

Similar Documents

Publication Publication Date Title
KR101000457B1 (ko) 다중 기판 영역 기반의 패키지 및 이의 제조 방법
US6239366B1 (en) Face-to-face multi-chip package
US6828665B2 (en) Module device of stacked semiconductor packages and method for fabricating the same
US6455928B2 (en) Stackable ball grid array package
JP5346578B2 (ja) 半導体アセンブリおよびその作製方法
US5705851A (en) Thermal ball lead integrated package
US7061092B2 (en) High-density modularity for ICS
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
USRE42653E1 (en) Semiconductor package with heat dissipating structure
US5684330A (en) Chip-sized package having metal circuit substrate
US20060186531A1 (en) Package structure with chip embedded in substrate
US20040262734A1 (en) Stack type ball grid array package and method for manufacturing the same
US20020158318A1 (en) Multi-chip module
US20020096785A1 (en) Semiconductor device having stacked multi chip module structure
KR20050074961A (ko) 역전된 제 2 패키지를 구비한 반도체 적층형 멀티-패키지모듈
US20040108580A1 (en) Leadless semiconductor packaging structure with inverted flip chip and methods of manufacture
US20070052082A1 (en) Multi-chip package structure
US20090057888A1 (en) IC Package Having IC-to-PCB Interconnects on the Top and Bottom of the Package Substrate
US6650015B2 (en) Cavity-down ball grid array package with semiconductor chip solder ball
JP2001156251A (ja) 半導体装置
US20080283982A1 (en) Multi-chip semiconductor device having leads and method for fabricating the same
US20040061222A1 (en) Window-type ball grid array semiconductor package
KR102233649B1 (ko) 적층형 반도체 패키지 및 적층형 반도체 패키지의 제조방법
KR100567055B1 (ko) 반도체 패키지의 적층방법
USRE43112E1 (en) Stackable ball grid array package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131205

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20151224

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee