JP2002026179A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2002026179A
JP2002026179A JP2000202248A JP2000202248A JP2002026179A JP 2002026179 A JP2002026179 A JP 2002026179A JP 2000202248 A JP2000202248 A JP 2000202248A JP 2000202248 A JP2000202248 A JP 2000202248A JP 2002026179 A JP2002026179 A JP 2002026179A
Authority
JP
Japan
Prior art keywords
chip
semiconductor device
substrate
semiconductor
slit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2000202248A
Other languages
English (en)
Inventor
Naoto Kimura
直人 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Kyushu Ltd
Original Assignee
NEC Kyushu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Kyushu Ltd filed Critical NEC Kyushu Ltd
Priority to JP2000202248A priority Critical patent/JP2002026179A/ja
Priority to US09/886,844 priority patent/US20010042916A1/en
Priority to KR1020010039439A priority patent/KR20020003512A/ko
Priority to TW090116320A priority patent/TW497232B/zh
Publication of JP2002026179A publication Critical patent/JP2002026179A/ja
Abandoned legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06134Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136Covering only the central area of the surface to be connected, i.e. central arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Abstract

(57)【要約】 【課題】CSP型の半導体装置において、配線基板に実
装され運用上温度が上昇しても半田ボ−ル3が破断され
ない接続の信頼性を向上させる。 【解決手段】熱膨張によって伸びようとする基板がチッ
プ1によって拘束されないように、チップ1の中心から
十字状に基板にスリット7aおよび7bを入れ、基板2
a,2b,2c,2dに分割し、基板と配線基板との間
にある半田ボ−ル3に加わる熱応力を軽減する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、CSP(Chip
Size Package)構造であって、かつBG
A(Ball Grid Array)構造をもつパッ
ケ−ジ体をもつ半導体装置およびその製造方法に関す
る。
【0002】
【従来の技術】従来、この種の半導体装置は、半導体機
能素子の高集積化、多ピン化およびチップの大型化に伴
いCSP構造であってBGA構造のパッケ−ジである。
【0003】このような半導体装置は、例えば、特開平
2000−68405号公報に開示されている。この半
導体装置は、矩形状の半導体チップ(以下単にチップと
記す)とほぼ外形が等しいガラスエポキシ樹脂であるベ
−ス基板に接着剤を介してチップを搭載し、長手方向に
伸びるセンタスリットに露呈した電極パッドとベ−ス基
板上の半田ボ−ルと連結する配線導体と金属配線によっ
て接続した構造である。
【0004】また、この半導体装置は、センタスリット
を基準にし両側に広い領域に電源用配線導体およびグラ
ンド用配線導体を設け、配線抵抗を大幅に下げ電気特性
を向上させたことを特徴としている。
【0005】
【発明が解決しようとする課題】図6は課題を説明する
ための半導体装置のパッケ−ジを示す図である。しかし
ながら、上述した半導体装置を配線基板に実装したと
き、温度が上昇すると、配線基板の導電パッドと接合す
る半田ボ−ル20が切断されるという問題があった。
【0006】この問題を推察してみると、まず、チップ
の熱膨張係数より大きい熱膨張係数をもつガラスエポキ
シ樹脂製のベ−ス基板21は、温度が上昇したときチッ
プに拘束され、ベ−ス基板21が十分膨張されず、図6
に示すように、センタスリット22の長手方向のベ−ス
基板21の伸び量とセンタスリット22に垂直な方向の
伸び量とに違いを生じる。
【0007】一方、半導体装置が実装される配線基板
は、ベ−ス基板と同じ熱膨張係数をもつことから、ベ−
ス基板の半田ボ−ル20の元の位置と配線基板の接合位
置(導電パッドの位置)との間に相対位置ずれが起き
る。しかし、半田ボ−ルと導電パッドとは接合されてい
るので、半田ボ−ルと導電パッドとの接合面あるいは半
田ボ−ル自体にずれ量に応じたせん断応力がかかること
になる。そして、その結果、このせん断応力の大きさに
よって破断される半田ボ−ルは幾つかが生じる。特に、
基板の中心から最も離れた位置の半田ボ−ルには最大の
応力がかかるので、破断される確率が高い。
【0008】従って、本発明の目的は、配線基板に実装
され運用中に温度が上昇しても半田ボ−ルが破断せず信
頼性の高い半導体装置およびその製造方法を提供するこ
とにある。
【0009】
【課題を解決するための手段】本発明の特徴は、半導体
素子が形成されるとともに一主面に配列され電極パッド
の複数個が形成される半導体チップと、この半導体チッ
プの該一主面を接着剤を介して接着するとともに前記半
導体チップの一主面が露呈するまでに十字状に切り込み
スリットを形成し少なくとも四つに分割される基板と、
一方向に伸びる前記スリットに露呈し配列される前記電
極パッドと金属細線により接続される前記基板上の配線
に連結される半田ボ−ルとを有する半導体装置である。
【0010】また、前記半導体チップの外側に前記スリ
ットがはみ出していることことが望ましい。さらに、前
記一方向のスリットに交叉する他の前記スリットにも前
記電極パッドがあることが望ましい。好ましくは、前記
基板がガラスエポキシ樹脂であるとともに前記接着剤は
アクリルゴムを含むエポキシ樹脂にすることである。
【0011】本発明の他の特徴は、半導体素子が形成さ
れるとともに一主面に配列され電極パッドの複数個が形
成される半導体チップと、この半導体チップの該一主面
を接着剤を介して接着するとともに前記半導体チップの
一主面が露呈するまでに十字状に切り込みスリットを形
成し少なくとも四つに分割される基板と、一方向に伸び
る前記スリットに露呈し配列される前記電極パッドと金
属細線により接続される前記基板上の配線に連結される
半田ボ−ルとを有する半導体装置の製造方法において、
前記半導体チップの複数個が縦横に並べて配置されるべ
きそれぞれのチップ搭載領域をもつ基板部材に前記スリ
ットを各前記チップ搭載領域毎に開ける工程を含む半導
体装置の製造方法である。
【0012】また、前記基板部材の該チップ搭載領域の
それぞれに前記半導体チップが搭載され、前記電極パッ
ドと前記半田ボ−ルと連結する配線と前記金属細線を介
して接続し、前記スリットに樹脂を充填してから前記チ
ップ搭載領域毎に切断分離することが望ましい。
【0013】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【0014】図1(a)および(b)は本発明の一実施
の形態における半導体装置を示す平面図およびAA矢視
断面図である。この半導体装置は、図1に示すように、
半導体素子が形成されるとともに一主面に配列され電極
パッド6の複数個が形成されるチップ1と、このチップ
1の一主面を接着剤5を介して接着するとともにチップ
1の一主面が露呈するまでに十字状に切り込みスリット
7a,7bを形成し四つに分割される基板2a,2b,
2c,2dと、一方向に伸びるスリット7bに露呈し配
列される電極パッド6とワイヤ9により接続される基板
2上の配線4の導電パッド8に連結される半田ボ−ル3
とを有している。
【0015】ここで、接着剤5は、基板2a,2b,2
c,2dをガラスエポキシ樹脂を使用したとき、基板ア
クリルゴム含有の合成エポキシ樹脂が、価格および接着
性能の面で他の接着剤より優れていた。また、金属細線
であるワイヤ9は、金線を使用した。一方、基板2上の
銅材の配線4および導電パッド8は、印刷による方法で
製作されている。また、スリット7aおよび7bは、後
述するように、完全に基板が4分割されるように、チッ
プ1の外形よりはみ出すことが望ましい。
【0016】図2は図1の半導体装置を配線基板に実装
した状態を示す平面図である。図1の半導体装置を配線
基板11に実装する場合、図2に示すように、基板側を
下にし、半導体装置の半田ボ−ルを配線基板11の導電
パッドにそれぞれ合わせ、半田リフロ−することで接合
し配線基板11に半導体装置を実装する。
【0017】この実装状態で運用中に温度が上昇する
と、基板2a,2b,2c,2dが4分割されているの
で、離間された基板2a、2b、2cおよび2dは、互
いに拘束することない。その結果、配線基板11は矢印
の方向に熱膨張し易くなり、配線基板11の伸びによる
基板2a、2b、2cおよび2dは矢印の方向に僅かに
移動するだけである。
【0018】従って、従来、最も中心から離れた半田ボ
−ルと導電パッドの位置ずれが大きかったのが少なくな
り、むしろ、最も中心に近い半田ボ−ルにおける位置ず
れの方が大きくなる。従って、半田ボ−ルにかかる応力
が小さくなり半田ボ−ルが破断されることが無くなる。
【0019】図3は図1の半導体装置の変形例を示す平
面図である。この半導体装置は、図3に示すように、ス
リット7bと交叉するスリット7bにも電極パッド4a
を設けたことである。それ以外は、図1の半導体装置と
同じである。このように、半田ボ−ル3に近い電極パッ
ド4aと接続すれば、より抵抗が小さくなり信号の伝達
が高速になるという利点がある。
【0020】また、この実施の形態では、基板を四つに
分割しているが、さらに細かく六つあるいは八つに分割
すれば、チップが基板を拘束する力が分散し、半田ボ−
ルへの熱応力がさらに小さくなる。
【0021】図4は図1の半導体装置の製造方法を説明
するための図、図5は図1の半導体装置の製造における
フロ−図である。次に、図1、図4および図5を参照し
て前述した半導体装置の製造方法を説明する。
【0022】まず、図5のステップAで、図4に示すよ
うに、印刷配線された基板部材12をプレス打ち抜き加
工により縦横に並べ配置されたチップ搭載領域13に交
叉するスリット7aおよび7bを開ける。なお、ここ
で、スリット7aおよびスリット7bを開けてから印刷
配線しても良い。
【0023】次に、ステップBで、図示していないダイ
マウンタにより接着剤が塗布されたチップ搭載領域13
のそれぞれにチップを搭載させ接着させる。次に、図5
のステップCで、図示していないワイヤボンディング装
置のステ−ジにチップが搭載された図4の基板部材12
を載置する。そして、図4のチップ搭載領域に搭載され
たチップ毎にワイヤリングする。すなわち、図1に示す
ように、チップ1の電極パッド6と配線4の導電パッド
8とをワイヤ9で接続する。
【0024】次に、図5のステップDで、図4の基板部
材12を樹脂封止金型にセットし、図1に示すように、
スリット7aおよびワイヤ9を含むスリット7bの空間
部に溶融樹脂を注入し硬化させ樹脂体10を形成する。
そして、図示していない半田ボ−ル搭載治具を用いて基
板部材12のチップ搭載領域毎に配線4と連結するパッ
ドに半田ボ−ルを搭載する。
【0025】そして、図5のステップEで、図4の基板
部材12の切断線14に沿ってホイ−ルカッタを走行さ
せ各チップ搭載領域毎に分割させ、図1に示す半導体装
置に完成させる。なお、基板部材12にチップ搭載領域
13を複数列に並べて製作したが、単列で複数のチップ
搭載領域をならべても良い。この何列するかわは、ダイ
マウンタやワイヤボンディング装置のステ−ジの性能な
どにより決められる。
【0026】従来、一個づつチップ毎に組み立てるのに
対し、大きな基板部材に複数のチップを縦横に搭載し、
大きな基板部材の状態で各チップを組立てた後、個々の
半導体装置に分離することによって、一つの半導体装置
の組立て時間を大幅に短縮できるという利点がある。
【0027】
【発明の効果】以上説明したように本発明は、熱膨張に
よって伸びようとする基板がチップによって拘束されな
いように、チップの中心から十字状に基板にスリットを
入れ、基板を分割したので、基板と配線基板との間にあ
る半田ボ−ルに加わる熱応力を軽減することができる。
従って、熱応力によって半田ボ−ルの破断が無くなり信
頼性が向上するという効果がある。
【図面の簡単な説明】
【図1】本発明の一実施の形態における半導体装置を示
す平面図およびAA矢視断面図である。
【図2】図1の半導体装置を配線基板に実装した状態を
示す平面図である。
【図3】図1の半導体装置の変形例を示す平面図であ
る。
【図4】図1の半導体装置の製造方法を説明するための
図である。
【図5】図1の半導体装置の製造におけるフロ−図であ
る。
【図6】課題を説明するための半導体装置のパッケ−ジ
を示す図である。
【符号の説明】
1 チップ 2a,2b,2c,2d 基板 3 半田ボ−ル 4 配線 4a,6 電極パッド 7a,7b スリット 8 導電パッド 9 ワイヤ 10 樹脂体 11 配線基板 12 基板部材 13 チップ搭載領域 14 切断線

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子が形成されるとともに一主面
    に配列され電極パッドの複数個が形成される半導体チッ
    プと、この半導体チップの該一主面を接着剤を介して接
    着するとともに前記半導体チップの一主面が露呈するま
    でに十字状に切り込みスリットを形成し少なくとも四つ
    に分割される基板と、一方向に伸びる前記スリットに露
    呈し配列される前記電極パッドと金属細線により接続さ
    れる前記基板上の配線に連結される半田ボ−ルとを有す
    ることを特徴とする半導体装置。
  2. 【請求項2】 前記半導体チップの外側に前記スリット
    がはみ出していることを特徴とする請求項1記載の半導
    体装置。
  3. 【請求項3】 前記一方向のスリットに交叉する他の前
    記スリットにも前記電極パッドがあることを特徴とする
    請求項1または請求項2記載の半導体装置。
  4. 【請求項4】 前記基板がガラスエポキシ樹脂であると
    ともに前記接着剤はアクリルゴムを含むエポキシ樹脂で
    あることを特徴とする請求項1、請求項2または請求項
    3記載の半導体装置。
  5. 【請求項5】 半導体素子が形成されるとともに一主面
    に配列され電極パッドの複数個が形成される半導体チッ
    プと、この半導体チップの該一主面を接着剤を介して接
    着するとともに前記半導体チップの一主面が露呈するま
    でに十字状に切り込みスリットを形成し少なくとも四つ
    に分割される基板と、一方向に伸びる前記スリットに露
    呈し配列される前記電極パッドと金属細線により接続さ
    れる前記基板上の配線に連結される半田ボ−ルとを有す
    る半導体装置の製造方法において、前記半導体チップの
    複数個が縦横に並べて配置されるべきそれぞれのチップ
    搭載領域をもつ基板部材に前記スリットを各前記チップ
    搭載領域毎に開ける工程を含むことを特徴とする半導体
    装置の製造方法。
  6. 【請求項6】 前記基板部材の該チップ搭載領域のそれ
    ぞれに前記半導体チップが搭載され、前記電極パッドと
    前記半田ボ−ルと連結する配線と前記金属細線を介して
    接続し、前記スリットに樹脂を充填してから前記チップ
    搭載領域毎に切断分離することを特徴とする請求項5記
    載の半導体装置の製造方法。
JP2000202248A 2000-04-07 2000-07-04 半導体装置およびその製造方法 Abandoned JP2002026179A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000202248A JP2002026179A (ja) 2000-07-04 2000-07-04 半導体装置およびその製造方法
US09/886,844 US20010042916A1 (en) 2000-04-07 2001-06-21 Semiconductor device and method of manufacturing the same
KR1020010039439A KR20020003512A (ko) 2000-07-04 2001-07-03 반도체 장치 및 그 제조 방법
TW090116320A TW497232B (en) 2000-07-04 2001-07-03 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000202248A JP2002026179A (ja) 2000-07-04 2000-07-04 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2002026179A true JP2002026179A (ja) 2002-01-25

Family

ID=18699798

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000202248A Abandoned JP2002026179A (ja) 2000-04-07 2000-07-04 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US20010042916A1 (ja)
JP (1) JP2002026179A (ja)
KR (1) KR20020003512A (ja)
TW (1) TW497232B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049404A (ja) * 2007-08-17 2009-03-05 Ultratera Corp 多基板ブロック式パッケージおよびその製造方法
US8116088B2 (en) 2007-05-09 2012-02-14 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same, and printed circuit board

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339317A (ja) * 2005-05-31 2006-12-14 Toshiba Corp 表面実装型半導体装置
JP5155644B2 (ja) * 2007-07-19 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8116088B2 (en) 2007-05-09 2012-02-14 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same, and printed circuit board
JP2009049404A (ja) * 2007-08-17 2009-03-05 Ultratera Corp 多基板ブロック式パッケージおよびその製造方法

Also Published As

Publication number Publication date
TW497232B (en) 2002-08-01
KR20020003512A (ko) 2002-01-12
US20010042916A1 (en) 2001-11-22

Similar Documents

Publication Publication Date Title
US8076770B2 (en) Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion
US4949224A (en) Structure for mounting a semiconductor device
EP2005470B1 (en) Lead frame based, over-molded semiconductor package with integrated through hole technology (tht) heat spreader pin(s) and associated method of manufacturing
US5633533A (en) Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
KR20150041029A (ko) Bva 인터포저
JP2009212315A (ja) 半導体装置及びその製造方法
JPH09330996A (ja) 電子パッケージ
JPH11312764A (ja) エリアアレイ型半導体パッケージ及びその製造方法
JP2007027287A (ja) 半導体装置およびその製造方法
WO1998018162A1 (en) Film carrier tape and semiconductor device, method for manufacturing them, and circuit board
KR20080073739A (ko) 적층형 마이크로전자 패키지
JP2004342883A (ja) 半導体装置、及び半導体装置の製造方法
US8217517B2 (en) Semiconductor device provided with wire that electrically connects printed wiring board and semiconductor chip each other
US20070130554A1 (en) Integrated Circuit With Dual Electrical Attachment Pad Configuration
JPH08279591A (ja) 半導体装置とその製造方法
US5559305A (en) Semiconductor package having adjacently arranged semiconductor chips
US5889333A (en) Semiconductor device and method for manufacturing such
JPH04123448A (ja) 半導体実装装置
JP2002026179A (ja) 半導体装置およびその製造方法
KR100353105B1 (ko) Bga 구조를 갖는 반도체 장치 및 그 제조 방법
KR101008534B1 (ko) 전력용 반도체모듈패키지 및 그 제조방법
JP4402806B2 (ja) 半導体装置
JPH06268141A (ja) 電子回路装置の実装方法
KR100520443B1 (ko) 칩스케일패키지및그제조방법
KR100771860B1 (ko) 솔더볼을 사용하지 않는 반도체 패키지 모듈 및 그 제조방법

Legal Events

Date Code Title Description
A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20050713