JP2006339317A - 表面実装型半導体装置 - Google Patents

表面実装型半導体装置 Download PDF

Info

Publication number
JP2006339317A
JP2006339317A JP2005160683A JP2005160683A JP2006339317A JP 2006339317 A JP2006339317 A JP 2006339317A JP 2005160683 A JP2005160683 A JP 2005160683A JP 2005160683 A JP2005160683 A JP 2005160683A JP 2006339317 A JP2006339317 A JP 2006339317A
Authority
JP
Japan
Prior art keywords
semiconductor element
sealing resin
electrode pad
semiconductor device
cut
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005160683A
Other languages
English (en)
Inventor
Hiroyuki Okura
寛之 大倉
Tetsuya Sato
哲也 佐藤
Takashi Imoto
孝志 井本
Katsuhiko Oyama
勝彦 尾山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP2005160683A priority Critical patent/JP2006339317A/ja
Priority to TW095118431A priority patent/TW200703593A/zh
Priority to KR1020060048642A priority patent/KR100743319B1/ko
Priority to US11/442,996 priority patent/US20060270118A1/en
Publication of JP2006339317A publication Critical patent/JP2006339317A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05555Shape in top view being circular or elliptic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06134Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136Covering only the central area of the surface to be connected, i.e. central arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

【課題】半導体素子周辺部の電極パッド部のみを封止することが可能となり、半導体素子デザインの自由度が増す表面実装型半導体装置の提供。
【解決手段】互いに対向する第1及び第2の表面を有すると共に、中央部に切り込み部を有し、前記第2の表面にボールランド、接続端子及びこれらを接続する配線回路とを有する支持基板11と、少なくとも中央部に電極パッド17が設けられた半導体素子16であって、前記電極パッドが前記切り込み部内に位置し、前記半導体素子16の幅が前記切り込み部の長手方向の長さより短く、前記第1の表面に載置された半導体素子16と、前記第2の表面において前記電極パッドと前記接続端子とを電気的に接続する金属細線18と、前記第1の表面において前記半導体素子を封止するように設けられた第1の封止樹脂20と、前記第2の表面において前記切り込み部12を封止するように設けられた第2の封止樹脂21とを具備する。
【選択図】図11

Description

本発明は表面実装型半導体装置に関し、特に、フェースダウン構造の表面実装型半導体装置に関するものである。
従来の基板部品を用いた表面実装型半導体装置においては、ガラスエポキシ材もしくはポリイミド材等からなる薄板の一表面に銅などの金属材料の薄膜により接続端子、ボールランド及びこれらを接続する配線回路を形成し、この配線回路を保護するために薄板表面にソルダーレジストを塗布して基板部品を形成している(例えば、特許文献1参照)。
前記基板部品の中央部には、切り込み部(スリット)が設けられ、接着剤を介してセンターパッド構造もしくは周辺パッド構造を有する半導体素子をフェースダウン方式により接着する。次いで、半導体素子面に形成された電極パッドと配線回路に接続された接続端子とを金などの細線により電気的に接続する。
しかる後、半導体素子面側と基板部品のボール側とをトランスファーモールドにより封止樹脂材料により封止する。基板部品のボール側に形成されたボールランドに半田ボールを接合し、所望のサイズに切断してパッケージを構成している。
トランスファーモールドにより封止樹脂材料により封止する際、半導体素子面と基板部品のボール側それぞれに封止樹脂注入口を設けるか、ポッティングや印刷などの方法でボール面側を別工程として封止することになる。
しかしながら、注入方式でのボール側への封止は注入口の位置に制約があり、金型デザイン上問題となる。しかも、半導体素子の中心部に電極パッドを有するセンターパッド構造と半導体素子周辺部に電極パッドを有する半導体素子の封止には、封止しなくてもよいところまで封止することになる、即ち、半導体素子周辺部の電極パッド部のみを封止することは困難であり、パッケージデザインの自由度がなくなるだけでなく、パッケージの反りや封止樹脂の充填性に大きな問題となる。また、ポッティングなどの方法にて行う場合は工程が増え、工期が余計にかかり材料費も余分に発生してコストアップとなる。
特開2001−85565公報
いずれにしても、従来の表面実装型半導体装置においては、半導体素子周辺部の電極パッド部のみを封止することは困難であり、封止樹脂材料注入口の位置に制約があって、金型デザイン上問題となり、しかも、パッケージデザインの自由度がなくなるだけでなく、封止樹脂の充填性が問題となる。
それ故、本発明の目的は、前記した従来の欠点を解消して半導体素子周辺部の電極パッド部のみを封止することが可能となり、半導体素子デザインの自由度が増し、素子特性の向上した表面実装型半導体装置を提供することにある。
本発明の第1の態様によると、表面実装型半導体装置は、互いに対向する第1及び第2の表面を有すると共に、中央部に切り込み部を有し、前記第2の表面にボールランド、接続端子及びこれらを接続する配線回路とを有する支持基板と、少なくとも中央部に電極パッドが設けられた半導体素子であって、前記電極パッドが前記切り込み部内に位置し、前記半導体素子の幅が前記切り込み部の長手方向の長さより短く、前記切り込み部の両端が前記半導体素子の端部より外に位置するよう前記第1の表面に載置された半導体素子と、前記第2の表面において前記電極パッドと前記接続端子とを電気的に接続する金属細線と、前記第1の表面において前記半導体素子を封止するように設けられた第1の封止樹脂部材と、前記第2の表面において前記切り込み部を封止するように設けられた第2の封止樹脂部材とを具備している。
トランスファーモールド方式にてボールランドと接触することなく必要な部分のみに一括で封止樹脂を注入することができ、工程、工期、コストの削減が可能となる。また、電極パッドの位置を問わないことから半導体素子デザインの自由度が増し素子特性が向上する。
[実施例1]
図1乃至図11は、第1の実施例による表面実装型半導体装置10の各部品構造を示している。図1及び図2は、それぞれ半導体素子を実装する基板部品11の上面図及び下面図である。基板部品11は従来と同様にガラスエポキシ材もしくはポリイミド材等からなり、基板部品11の中央部には、細長形状の切り込み部(スリット)12が設けられている。前記切り込み部12は、封止樹脂材が裏面に回り込むように、第1の表面、即ち、上面において樹脂封止される半導体素子の端部を越える長さの細長形状を有している。
図2に示すように、前記基板部品11の第2の表面、即ち、下面には銅などの金属材料の薄膜により複数個の接続端子13、ボールランド14及びこれらを接続する配線回路15を形成し、この配線回路を保護するために薄板表面にソルダーレジストが塗布されている。
図3及び図4に示すように、センターパッド構造を有する半導体素子16をフェースダウン方式により上面に接着剤を介して接着する。前記基板部品11の下面における前記切り込み部12から露出する各電極パッド17と前記配線回路15に接続された前記接続端子13とを金などの細線18により電気的に接続する。図2及び図4から明らかなように、前記接続端子13は前記切り込み部12から露出した前記電極パッド17に対応して前記切り込み部12の両側に配置されている。また、前記切り込み部12は前記半導体素子16の端部を越える長さとしている。
次に、図5に示すように、前記半導体素子16を有する前記基板部品11を金型内に収め、封止樹脂注入口19から封止樹脂を流し込む。このとき、封止樹脂は矢印のように流れて図6に示すように上面の半導体素子16側は封止樹脂部材20で充填される。
図7に示すように、ボール面側、即ち、前記基板部品11の下面側の充填については、前記半導体素子面側から注入された封止樹脂は前記切り込み部12へ進入し、前記半導体素子16と前記切り込み部12との間隙を通って前記基板部品11の下面側へと進む。進入した封止樹脂は下面側の金型の形状に合わせて図8の矢印のように進み、図9に示すように下面側の成型は完了して下面側、即ち、前記切り込み部12に関連する前記露出した電極パッド17、前記接続端子13及び細線18は封止樹脂部材21で充填される。
図10に示すように、最終的に前記半導体素子面側及び下面側を封止樹脂20、21により一括で行うことができる。このときの前記切り込み部12と前記半導体素子との間隙は0.2mmもあれば充分に充填することができる。
図11は表面実装型半導体装置10の断面構造を示し、センターパッド構造を有する前記半導体素子16が接着剤22を介してフェースダウン方式により接着されており、前記基板部品11のボール側に形成されたボールランドに半田ボール23を接合し、所望のサイズに切断してパッケージを構成している。
[実施例2]
図12乃至図14は第2の実施例による表面実装型半導体装置10における前記基板部品11の下面側を示し、基本的には実施例1と同様であるので、共通する部分については省略し、特徴的な部分のみについて説明する。
前記した第1の実施例においては前記基板部品11の上面にセンターパッド構造を有する半導体素子16をフェースダウン方式により設けているが、この実施例では図12に示すように、前記半導体素子16はセンターパッド構造と半導体素子周辺部にも複数の電極パッド24を有する周辺パッド構造とを有している。
前記半導体素子16の周辺部に形成された前記電極パッド24は前記基板部品11の周辺部から露出されている。即ち、前記基板部品11の周辺部に形成され、前記半導体素子16の端部を越える長さを有する正方形状の切り込み部25から露出されている。
前記電極パッド24についても、前記センターパッド構造と同様に前記正方形状の切り込み部25は、図13に示すように、それぞれ前記電極パッド、前記金属細線及び前記接続端子を含むように封止樹脂で封止されて下面側各周辺部にパッケージ端と接触するようにそれぞれ1つの封止樹脂部材26を形成している。
図14においては、前記封止樹脂部材21の両側には、下面側各周辺部にパッケージ端と接触するようにそれぞれ3個の封止樹脂部材26−1乃至26−3を形成している。しかる後、実施例1と同様に、前記基板部品11の下面側に形成されたボールランドに半田ボールを接合し、所望のサイズに切断してパッケージを構成している。
図15及び図16は第2の実施例の変形例を示す。即ち、図13及び図14においては、下面側各周辺部の封止樹脂部材26、26−1乃至26−3はパッケージ端と接触するようにそれぞれ封止されているが、この例では前記各封止樹脂部材がパッケージ端と接触しないように形成されており、前記各封止樹脂部材の面積を小さくしている。
I.センターパッド構造を有する半導体素子を実装する表面実装型半導体装置の製造工程は下記のようになる。
(1)ガラスエポキシ材もしくはポリイミド材等からなり、互いに対向する第1及び第2の表面を有する基板を用意する。
(2)前記基板の中央部に前記第1の表面において樹脂封止される半導体素子の端部を越える長さの細長形状を有する切り込み部(スリット)を形成する。
(3)前記基板の第2の表面に銅などの金属材料の薄膜により複数個の接続端子、ボールランド及びこれらを接続する配線回路を形成し、この配線回路を保護するために基板表面にソルダーレジストを塗布する。
(4)複数の電極パッドが前記切り込み部から露出するように、センターパッド構造を有する半導体素子をフェースダウン方式により前記第1の表面に接着する。
(5)露出した各電極パッドと前記配線回路に接続された前記接続端子とを細線により電気的に接続する。
(6)前記半導体素子を有する前記基板を金型内に収納し、前記第1の表面に形成された封止樹脂注入口から封止樹脂を流し込む。これにより、前記第1の表面における前記半導体素子は封止樹脂部材で充填されると共に、封止樹脂は前記切り込み部へ進入し、前記半導体素子と前記切り込み部との間隙を通って前記基板の前記第2の表面側へと進み、前記切り込み部に関連する前記露出した電極パッド、前記接続端子及び細線は封止樹脂部材で充填される。
(7)前記ボールランドに半田ボールを接合し、所望のサイズに切断してパッケージを構成する。
このような製造方法によれば、前記基板中央部には、前記半導体素子の端部を越える長さの細長形状を有する前記切り込み部が形成されているので、前記第1及び第2の表面に形成される各封止樹脂部材を別個に封止することなく、一括して形成することができる。
II.センターパッド構造と半導体素子周辺部に複数の電極パッドを有する周辺パッド構造とを有する半導体素子を実装する表面実装型半導体装置の製造工程においても、センターパッド構造を有する半導体素子を実装する表面実装型半導体装置の製造工程と同様に下記のように形成することができる。
(8)前記基板中央部に形成された細長形状を有する前記切り込み部に対して対称に形成され、前記半導体素子の端部を越える長さを有する正方形状の切り込み部を形成し、
(9)露出した各電極パッドと前記配線回路に接続された前記接続端子とを細線により電気的に接続する。
(10)前記半導体素子を有する前記基板を金型内に収納し、前記第1の表面に形成された封止樹脂注入口から封止樹脂を流し込む。これにより、前記第1の表面における前記半導体素子は封止樹脂部材で充填されると共に、封止樹脂は前記各切り込み部へ進入し、前記半導体素子と前記各切り込み部との間隙を通って前記基板の前記第2の表面側へと進み、前記各切り込み部に関連する前記露出した電極パッド、前記接続端子及び細線は封止樹脂部材で充填される。
このような製造方法によれば、前記第1及び第2の表面に形成される各封止樹脂部材を別個に封止することなく、一括して形成することができるだけでなく、前記周辺パッドが露出する前記正方形状の切り込み部毎に封止樹脂部材で充填することができる。
本発明の第1の実施例による表面実装型半導体装置の基板部品を模式的に示す上面図である。 本発明の第1の実施例による表面実装型半導体装置の基板部品を模式的に示す下面図である。 本発明の第1の実施例によるセンターパッド構造を有する半導体素子をフェースダウン方式により上面に接着した状態を模式的に示す上面図である。 本発明の第1の実施例によるセンターパッド構造を有する半導体素子をフェースダウン方式により上面に接着した状態を模式的に示す下面図である。 本発明の第1の実施例による前記半導体素子側を封止樹脂部材で充填する状態を模式的に示す斜視図である。 本発明の第1の実施例による前記半導体素子側を封止樹脂部材で充填した状態を模式的に示す斜視図である。 本発明の第1の実施例による前記下面側を封止樹脂部材で充填する状態を模式的に示す斜視図である。 本発明の第1の実施例による前記下面側を封止樹脂部材で充填する状態を模式的に示す斜視図である。 本発明の第1の実施例による前記下面側を封止樹脂部材で充填した状態を模式的に示す斜視図である。 本発明の第1の実施例による前記半導体素子側及び下面側を封止樹脂部材で充填した状態を模式的に示す斜視図である。 本発明の第1の実施例による表面実装型半導体装置を模式的に示す断面図である。 本発明の第2の実施例による表面実装型半導体装置における前記基板部品の下面側を模式的に示す平面図である。 本発明の第2の実施例による前記下面側を封止樹脂部材で充填した状態を模式的に示す下面図である。 本発明の第2の実施例による前記下面側を封止樹脂部材で充填した状態を模式的に示す下面図である。 本発明の第2の実施例の変形例による前記下面側を封止樹脂部材で充填した状態を模式的に示す下面図である。 本発明の第2の実施例の変形例による前記下面側を封止樹脂部材で充填した状態を模式的に示す下面図である。
符号の説明
10…表面実装型半導体装置、11…基板部品、12,25…切り込み部、13…接続端子、14…ボールランド、15…配線回路、16…半導体素子、17,24…電極パッド、18…細線、19…封止樹脂注入口、20,21,26,26−1〜26−3…封止樹脂部材、22…接着剤、23…半田ボール

Claims (5)

  1. 互いに対向する第1及び第2の表面を有すると共に、中央部に切り込み部を有し、前記第2の表面にボールランド、接続端子及びこれらを接続する配線回路とを有する支持基板と、
    少なくとも中央部に電極パッドが設けられた半導体素子であって、前記電極パッドが前記切り込み部内に位置し、前記半導体素子の幅が前記切り込み部の長手方向の長さより短く、前記切り込み部の両端が前記半導体素子の端部より外に位置するよう前記第1の表面に載置された半導体素子と、
    前記第2の表面において前記電極パッドと前記接続端子とを電気的に接続する金属細線と、
    前記第1の表面において前記半導体素子を封止するように設けられた第1の封止樹脂部材と、
    前記第2の表面において前記切り込み部を封止するように設けられた第2の封止樹脂部材とを具備することを特徴とする表面実装型半導体装置。
  2. 前記支持基板は周辺部に少なくとも1つの他の切り込み部を有すると共に、前記半導体素子は周辺部に設けられた電極パッドを具備し、前記第2の表面において前記他の切り込み部を封止するように設けられた少なくとも1つの第3の封止樹脂部材をさらに有することを特徴とする請求項1記載の表面実装型半導体装置。
  3. 前記各切り込み部はそれぞれ前記電極パッド、前記金属細線及び前記接続端子を含むように封止樹脂で封止されていることを特徴とする請求項1又は2記載の表面実装型半導体装置。
  4. 前記少なくとも1つの他の切り込み部は前記半導体素子の端部を越える長さを有することを特徴とする請求項3記載の表面実装型半導体装置。
  5. 前記少なくとも1つの第3の封止樹脂部材は前記半導体素子の端部よりも長いか又は短いことを特徴とする請求項1乃至4のいずれか1つ記載の表面実装型半導体装置。
JP2005160683A 2005-05-31 2005-05-31 表面実装型半導体装置 Pending JP2006339317A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005160683A JP2006339317A (ja) 2005-05-31 2005-05-31 表面実装型半導体装置
TW095118431A TW200703593A (en) 2005-05-31 2006-05-24 Surface-mounted semiconductor device and manufacturing method thereof
KR1020060048642A KR100743319B1 (ko) 2005-05-31 2006-05-30 표면 실장형 반도체 장치 및 그 제조 방법
US11/442,996 US20060270118A1 (en) 2005-05-31 2006-05-31 Surface mount type semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005160683A JP2006339317A (ja) 2005-05-31 2005-05-31 表面実装型半導体装置

Publications (1)

Publication Number Publication Date
JP2006339317A true JP2006339317A (ja) 2006-12-14

Family

ID=37463965

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005160683A Pending JP2006339317A (ja) 2005-05-31 2005-05-31 表面実装型半導体装置

Country Status (4)

Country Link
US (1) US20060270118A1 (ja)
JP (1) JP2006339317A (ja)
KR (1) KR100743319B1 (ja)
TW (1) TW200703593A (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000156435A (ja) * 1998-06-22 2000-06-06 Fujitsu Ltd 半導体装置及びその製造方法
JP2001053094A (ja) * 1999-08-10 2001-02-23 Towa Corp 樹脂封止方法及び装置
JP2002033418A (ja) * 2000-07-17 2002-01-31 Nec Kyushu Ltd 半導体装置およびその製造方法
JP2004203983A (ja) * 2002-12-24 2004-07-22 Matsushita Electric Works Ltd W−bga用半導体封止材料及びw−bga型半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3883531B2 (ja) 1994-12-20 2007-02-21 株式会社ルネサステクノロジ 半導体装置
JP2002026179A (ja) * 2000-07-04 2002-01-25 Nec Kyushu Ltd 半導体装置およびその製造方法
JP2001326238A (ja) * 2000-05-17 2001-11-22 Toshiba Corp 半導体装置、半導体装置の製造方法、樹脂封止金型及び半導体製造システム
JP2003007971A (ja) * 2001-06-25 2003-01-10 Toshiba Corp 半導体装置
US6963142B2 (en) * 2001-10-26 2005-11-08 Micron Technology, Inc. Flip chip integrated package mount support
US20030100174A1 (en) * 2001-11-28 2003-05-29 Walsin Advanced Electronics Ltd Process for making a ball grid array semiconductor package
SG118103A1 (en) * 2001-12-12 2006-01-27 Micron Technology Inc BOC BGA package for die with I-shaped bond pad layout
US6984545B2 (en) * 2002-07-22 2006-01-10 Micron Technology, Inc. Methods of encapsulating selected locations of a semiconductor die assembly using a thick solder mask
US20040061222A1 (en) * 2002-09-30 2004-04-01 Jin-Chuan Bai Window-type ball grid array semiconductor package
US6879030B2 (en) * 2002-09-30 2005-04-12 Ultratera Corporation Strengthened window-type semiconductor package
JP2004128155A (ja) * 2002-10-01 2004-04-22 Renesas Technology Corp 半導体パッケージ
KR100621991B1 (ko) * 2003-01-03 2006-09-13 삼성전자주식회사 칩 스케일 적층 패키지
US20040251532A1 (en) * 2003-06-10 2004-12-16 Potter Chien Chip package structure
KR100587081B1 (ko) * 2004-06-30 2006-06-08 주식회사 하이닉스반도체 개선된 열방출 특성을 갖는 반도체 패키지
JP2006073825A (ja) * 2004-09-02 2006-03-16 Toshiba Corp 半導体装置及びその実装方法
TWI241697B (en) * 2005-01-06 2005-10-11 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000156435A (ja) * 1998-06-22 2000-06-06 Fujitsu Ltd 半導体装置及びその製造方法
JP2001053094A (ja) * 1999-08-10 2001-02-23 Towa Corp 樹脂封止方法及び装置
JP2002033418A (ja) * 2000-07-17 2002-01-31 Nec Kyushu Ltd 半導体装置およびその製造方法
JP2004203983A (ja) * 2002-12-24 2004-07-22 Matsushita Electric Works Ltd W−bga用半導体封止材料及びw−bga型半導体装置

Also Published As

Publication number Publication date
US20060270118A1 (en) 2006-11-30
KR20060125537A (ko) 2006-12-06
TWI311801B (ja) 2009-07-01
TW200703593A (en) 2007-01-16
KR100743319B1 (ko) 2007-07-26

Similar Documents

Publication Publication Date Title
US7547963B2 (en) Semiconductor device and its wiring method
JP5400094B2 (ja) 半導体パッケージ及びその実装方法
KR100984132B1 (ko) 반도체 패키지 및 그 실장방법
KR20040080955A (ko) 반도체 모듈의 몰딩에 관한 제조 방법 및 이에 사용되는인쇄회로기판
KR20150047168A (ko) 반도체 패키지
US6774500B1 (en) Substrate for semiconductor device, semiconductor chip mounting substrate, semiconductor device and method of fabrication thereof, and circuit board, together with electronic equipment
JP5378643B2 (ja) 半導体装置及びその製造方法
JP2006339317A (ja) 表面実装型半導体装置
KR20080020137A (ko) 역피라미드 형상의 적층 반도체 패키지
KR100922370B1 (ko) 반도체 패키지 제조용 자재
US7635642B2 (en) Integrated circuit package and method for producing it
JP2007287820A5 (ja)
JP2004281486A (ja) 半導体パッケージ及び同パッケージを用いた半導体装置
JP5804762B2 (ja) 圧電デバイス
KR100907730B1 (ko) 반도체 패키지 및 그 제조 방법
KR100922372B1 (ko) 반도체 패키지 제조 방법
JP2003068922A (ja) 半導体チップ搭載基板及びそれを用いた半導体装置
JP2015032705A (ja) モールドパッケージ
KR20020028473A (ko) 적층 패키지
JPH06216492A (ja) 電子装置
JPH10214934A (ja) 半導体装置及びその製造方法
JP2005197438A (ja) Bga型半導体装置
JP2018125436A (ja) 電子装置
JPH09172042A (ja) 半導体装置
JP2007150078A5 (ja)

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080408

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20090210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100416

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100420

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100817