JP2007027287A - 半導体装置およびその製造方法 - Google Patents

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land
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Taku Kikuchi
卓 菊池
Koichi Kanemoto
光一 金本
Michiaki Sugiyama
道昭 杉山
Hiroshi Kawakubo
浩 川窪
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Renesas Technology Corp
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Abstract

【課題】 半導体装置の実装性の向上を図る。
【解決手段】 ＮＳＭＤ構造の複数のランド３ｄと、複数のランド３ｄそれぞれに接続され、かつ相互に１８０°対称の位置に配置された取り出し配線３ｉおよびダミー配線３ｊとを有するパッケージ基板３を準備し、パッケージ組み立て後、複数のランド３ｄに印刷方法によって半田を印刷することにより、ランド間の半田コートの高さのばらつきを低減することができ、ＬＧＡ（半導体装置）７の実装性の向上を図る。
【選択図】 図１

Description

本発明は、半導体製造技術に関し、特に、半導体装置の実装性向上に適用して有効な技術に関する。
プリント配線板は、回路パターンと、回路パターンに接続され半田ボールを接合するためのランドと、該ランドの一部分を露出させるための半田ボール接合用の接合用穴を形成したソルダーレジスト層とを設けた絶縁基板とを有する。ランドの或る直径方向においては、ランドの両端部は接合用穴の壁面との間に間隙部を設けている（例えば、特許文献１参照）。
半導体集積回路素子と配線基板との接続構造は、プリント配線基板の表面に、レジストに被覆され、外縁を非導電性空間に囲まれた引出しパターンを有し、プリント配線基板との間の接合面積を増加するパッドの構造である（例えば、特許文献２参照）。
特開平９−２３２７３６号公報（図１） 特開２０００−３１６３０号公報（図１）
例えば、ＳＤ（Secure Digital) （ＳＤカード協会で規格化された規格がある）やメモリスティック カード等のメモリカードに組み込まれる半導体装置では、その薄型が要求される。メモリカードには、コントローラチップを有する半導体装置とメモリチップを有する半導体装置が組み込まれているものもあり、その場合、メモリは容量を増やす必要があるため、メモリチップを多段に積層することがあるが、その分パッケージ厚も厚くなる。
したがって、メモリカードに組み込む半導体装置の形態としては、ＢＧＡ（Ball Grid Array) やチップサイズとほぼ同等サイズから成るＣＳＰ（Chip Size Package）より厚さの薄いＬＧＡ（Land Grid Array)の方が有効である。これは、ＢＧＡやＣＳＰはランド上に形成したボール電極を外部端子としてマザーボードに実装する。ボール供給法によって形成された半田コートにおけるランドの表面から頂点までの高さが１００μｍより大きくなっており、ＢＧＡ型パッケージやＣＳＰ型パッケージのＪＥＤＥＣ（Joint Electron Device Engineering Council standards）規格を満たしている。これに対し、ＬＧＡはランドが外部端子としてマザーボードに実装するため、ボール電極を使用しない分、半導体装置の厚さを薄くすることが可能である。ただし、ＬＧＡは、外部端子がランドであるため、その実装強度が低い。ＬＧＡの実装強度を向上させる対策として、各ランドに予め半田をコートして出荷を行う半導体装置がある。
さらに、基板のランドと半田の接続強度を向上させるランド構造の技術として、ＮＳＭＤ（Non Solder Mask Defined)と呼ばれる技術が知られている。ＮＳＭＤでは、レジストの開口部にランドの表面、および側面が露出しており、したがって、半田がランドの側面にも回り込むため、ランドと半田の接続強度を高めることができる。
その結果、ＬＧＡでは、その実装性を向上させるためには、ランドへの半田コートと、ランド構造としてＮＳＭＤを採用することが好ましい。
なお、メモリカードに組み込まれるＬＧＡにおいて、そのランドに半田コートを行うにあたり、ボール供給法ではなく、印刷法を採用する方が好ましい。この理由として、小さい半田ボールの場合、例えば、直径１００μｍ以下の小さい半田ボールは、軽いため静電気の影響を受け易く、治具に付着して治具から離れにくく扱いが困難である。
ただし、印刷法は、ボール供給法に比較して半田の供給量が少ない。半田の供給量が多ければ、多少の半田の高さのばらつきが生じたとしても、半田の高さが低く形成されたランド部においても、マザーボードとの実装強度を確保することができる程度の半田量がコートされる。これに対し、半田の供給量が少なすぎると、半田の高さのばらつきが生じた場合、半田の高さが低く形成されたランド部においては、マザーボードとの実装強度を確保することができる程度の半田量がコートされない。言い換えると、メモリカードに組み込む半導体装置の場合、半導体装置の厚さを出来るだけ薄くしたいため、実装強度を向上させるために使用する半田の供給量は、実装強度が確保できる程度の量のみコートすることが好ましいことから、少しの高さばらつきが生じても実装信頼性の低下となる。
さらに、ＮＳＭＤ構造を採用したＬＧＡにおいて、各ランドには取り出し用の配線が接続されているが、各ランドごとにこの取り出し用の配線の数が１本、あるいは２本のように異なった本数が混在していると、ランドごとに半田のぬれ広がる面積が異なり、その結果、半田の高さにばらつきが生じるという問題が起こる。
また、ランド上で半田が取り出し用の配線側に引っ張られて半田コートの頂点の位置がランドの中心付近からずれるという問題が起こる。なお、配線の取り出し方向によって半田の頂点の位置がずれると、半導体装置（ＬＧＡ）の選別工程でのテスティング時に、ソケットの端子とコンタクト不良を引き起こすことが問題である。
前記特許文献１（特開平９−２３２７３６号公報）および特許文献２（特開２０００−３１６３０号公報）には、半導体装置の薄型を意識した記載、およびＬＧＡについての記載は見当たらない。
本発明の目的は、半導体装置の実装性の向上を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、主面に対向する裏面と、裏面に形成された絶縁膜と、裏面に形成され、かつ絶縁膜の開口部にその周縁部が露出する複数のランドと、複数のランドそれぞれに接続され、かつ相互に１８０°対称の位置に配置された第１および第２の配線とを有する配線基板を準備する工程と、配線基板の主面上に半導体チップを搭載する工程と、複数のランドに印刷方法によって半田を印刷する工程とを有するものである。
また、本発明は、主面に対向する裏面と、裏面に形成された絶縁膜と、裏面に形成され、かつ絶縁膜の開口部にその周縁部が露出する複数のランドと、複数のランドそれぞれに接続され、かつ相互の配置角度が３６０°／接続配線数で配置された複数の配線とを有する配線基板を準備する工程と、配線基板の主面上に半導体チップを搭載する工程と、複数のランドに印刷方法によって半田を印刷する工程とを有するものである。
さらに、本発明は、主面に対向する裏面と、裏面に形成された絶縁膜と、裏面に形成され、かつ絶縁膜の開口部にその周縁部が露出する複数のランドと、複数のランドそれぞれに接続された複数の配線とを有する配線基板と、配線基板の主面に搭載された半導体チップと、配線基板と半導体チップとを電気的に接続する導電性部材とを有し、複数の配線は、相互の配置角度が３６０°／接続配線数で配置されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
絶縁膜の開口部にその周縁部が露出する複数のランドと、複数のランドそれぞれに接続され、かつ相互に１８０°対称の位置に配置された第１および第２の配線とを有する配線基板を準備し、組み立て後、複数のランドに印刷方法によって半田を印刷することにより、ランド間の半田コートの高さのばらつきを低減することができ、半導体装置の実装性の向上を図ることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態）
図１は本発明の実施の形態の半導体装置の構造において封止体を透過してチップとランドの配列関係の一例を示す平面図、図２は図１に示す半導体装置の構造の一例を示す断面図、図３は図２に示す半導体装置の構造の一例を示す拡大部分断面図、図４は図１に示す半導体装置のランドの構造の一例を示す部分平面図、図５は図４のＡ−Ａ線に沿って切断した構造を示す断面図である。さらに、図６は本発明の実施の形態の変形例の半導体装置の構造において封止体を透過してチップとランドの配列関係を示す平面図、図７は図６に示す変形例の半導体装置の構造を示す断面図、図８は図７に示す半導体装置の構造の一例を示す拡大部分断面図、図９は図６に示す変形例の半導体装置に用いられる配線基板の配線パターンの一例を示す平面図、図１０は図９に示すＡ部の構造を示す拡大部分平面図である。
また、図１１は図１に示す半導体装置が組み込まれるカード型電子装置の内部構造の一例を示す斜視図、図１２は図１１に示すカード型電子装置の構造の一例を示す断面図、図１３は図１に示す半導体装置の組み立てにおける半田印刷手順の一例を示す印刷プロセスフロー図である。
さらに、図１４は本発明の実施の形態の変形例の半導体装置において封止体を透過してチップとランドの配列関係を示す平面図、図１５は図１４に示す変形例の半導体装置の構造を示す断面図、図１６は図１４に示すＡ部の構造を示す拡大部分平面図である。また、図１７は本発明の実施の形態の変形例の半導体装置において封止体を透過してチップとランドの配列関係を示す平面図、図１８は図１７に示す変形例の半導体装置の構造を示す断面図である。
また、図１９は本発明の実施の形態の変形例の半導体装置に用いられる配線基板の角部１ピンにダミー配線を設けた場合の構造を示す平面図、図２０は図１９に示す配線基板を用いた変形例の半導体装置の構造を示す断面図、図２１は本発明の実施の形態の変形例の半導体装置に用いられる配線基板の角部３ピンにダミー配線を設けた場合の構造を示す平面図である。図２２は本発明の実施の形態の変形例の半導体装置に用いられる配線基板における配線取り出し数を３本にした場合のランド構造を示す部分平面図である。
図１〜図３に示す本実施の形態の半導体装置は、配線基板上に半導体チップ１が搭載された樹脂封止型の半導体パッケージである。前記半導体装置は、ＳＤカード等の図１１に示すメモリカード（カード型電子装置）８に組み込まれるものであり、したがって、薄形化が要求されるものである。そこで、本実施の形態では、前記半導体装置の一例として、ＢＧＡ等に比較してさらに薄く形成することが可能なＬＧＡ７を取り上げて説明する。
ＬＧＡ７の構造について説明すると、主面３ａと主面３ａに対向する裏面３ｂと裏面３ｂに形成された複数のランド３ｄと複数のランド３ｄそれぞれに接続された複数の配線とを有するパッケージ基板（配線基板）３と、パッケージ基板３の主面３ａ上に搭載された半導体チップ１と、パッケージ基板３と半導体チップ１とを電気的に接続する複数のワイヤ（導電性部材）４と、半導体チップ１を樹脂封止する封止体６とを有している。
なお、ＬＧＡ７は、メモリカード８において記憶装置として組み込まれているため、ＬＧＡ７に内蔵される半導体チップ１は、メモリ回路を備えたメモリチップであるとともに、必要とされる容量に応じて多段に積層される。図１〜図３に示すＬＧＡ７は、２つの半導体チップ１が２段に積層された構造のものであり、各半導体チップ１は、例えば、接着シート等のダイボンド材２を介して接続されている。
すなわち、図２及び図３に示すように、１段目の半導体チップ１は、ダイボンド材２を介してパッケージ基板３の主面３ａ上に固着されており、さらに、２段目の半導体チップ１は、１段目の半導体チップ１の主面１ａ上にダイボンド材２を介して搭載されており、１段目の半導体チップ１の主面１ａと２段目の半導体チップ１の裏面１ｂとがダイボンド材２によって固着されている。
また、パッケージ基板３には、図３に示すように、コア材３ｃの表裏両面に絶縁膜であるレジスト膜３ｆが形成されており、主面３ａ側のレジスト膜３ｆの開口部３ｇには、ワイヤ４と接続する複数のボンディング用電極３ｈが形成され、さらに、裏面３ｂ側のレジスト膜３ｆの開口部３ｇには、複数のランド３ｄが形成されている。
各ランド３ｄは、図４に示すように、レジスト膜３ｆの開口部３ｇにその周縁部が露出するように形成されている。すなわち、本実施の形態のＬＧＡ７のパッケージ基板３に設けられたランド３ｄは、全てＮＳＭＤ構造のランド３ｄであり、レジスト膜３ｆの開口部３ｇにおいて各ランド３ｄの側面を含む周縁部が露出している。したがって、レジスト膜３ｆの開口部３ｇ内では、ランド３ｄの周囲にパッケージ基板３のコア材３ｃが露出している。なお、図４においてハッチング部は、レジスト膜３ｆによって覆われている領域である（図１０、図１６、図２２についても同様）。
また、図１は、パッケージ基板３の裏面３ｂに形成された複数のランド３ｄの配列を、パッケージ基板３の主面３ａ側から透過して示したものである。
図１に示すように本実施の形態のＬＧＡ７では、パッケージ基板３の裏面３ｂに形成された全てのランド３ｄに、相互に１８０°対称の位置に配置された第１の配線と第２の配線が接続されている。
すなわち、各ランド３ｄには、図４及び図５に示すように、相互に１８０°対称の位置に配置された第１の配線と第２の配線が接続されている。例えば、第１の配線が、取り出し配線３ｉであり、第２の配線がダミー配線３ｊである（ただし、第１の配線が、ダミー配線３ｊで、第２の配線が取り出し配線３ｉであってもよい）。
また、各ランド３ｄに接続される複数の配線の位置関係は、相互の配線の配置角度が３６０°／接続配線数で配置されている。本実施の形態の場合、各ランド３ｄに接続される配線数が２本であるため、３６０°／２＝１８０°となり、全てのランド３ｄにおいて取り出し配線３ｉとダミー配線３ｊが、相互に１８０°対称の位置に配置されている。
なお、取り出し配線３ｉは、例えば、信号系、ＧＮＤまたは電源等の配線と接続される配線である。一方、ダミー配線３ｊは、ノンコネクト配線または隣り合ったランド３ｄと接続される配線である。
また、ＬＧＡ７では、パッケージ基板３の裏面３ｂに形成された全てのランド３ｄそれぞれに接続する配線数が同じ本数となっている。すなわち、全てのランド３ｄにおいて、接続される配線が、取り出し配線３ｉとダミー配線３ｊの２本となっており、パッケージ基板３において各ランド３ｄの配線の取り出し数の統一化が図られている。
また、本実施の形態のＬＧＡ７では、図３に示すように、パッケージ基板３の裏面３ｂの複数のランド３ｄそれぞれに半田印刷によって形成された半田コート（半田）５が配置されており、その際、半田コート５の高さ（Ｔ）は、１００μｍ以下となっている（Ｔ≦１００μｍ）。すなわち、半田印刷によって形成された半田コート５におけるランド３ｄの表面から頂点までの高さが１００μｍ以下となっており、ＬＧＡ型パッケージのＪＥＤＥＣ（Joint Electron Device Engineering Council standards)規格を満たしている。
なお、パッケージ基板３の各ランド３ｄやこれに接続される取り出し配線３ｉ及びダミー配線３ｊ等の配線は、例えば、銅合金によって形成されている。
また、半導体チップ１は、例えば、シリコンなどによって形成され、その主面１ａには集積回路が形成されている。さらに、半導体チップ１とパッケージ基板３のボンディング用電極３ｈとを電気的に接続するワイヤ４は、例えば、金線である。
また、半導体チップ１や複数のワイヤ４を樹脂封止する封止体６は、例えば、熱硬化性のエポキシ樹脂などによって形成されている。
次に、図６及び図７に示す半導体装置は、本実施の形態の変形例のＬＧＡ１６であり、記憶装置としてメモリの増加を図るためにメモリチップである半導体チップ１を４段に積層したものである。ＬＧＡ７と同様に、各ランド３ｄには、相互に１８０°対称の位置に配置された取り出し配線３ｉとダミー配線３ｊが接続されている。
ここで、図６は、パッケージ基板３の裏面３ｂに形成された複数のランド３ｄの配列を、パッケージ基板３の主面３ａ側から透過して示したものである。
また、図９はＬＧＡ１６のパッケージ基板３の配線パターンを示したものであり、一部の取り出し配線３ｉは、図１０に示すように、主配線３ｋを介してスルーホール３ｅに接続されている。
また、図８に示すようにＬＧＡ１６においても、パッケージ基板３の裏面３ｂの複数のランド３ｄそれぞれに半田印刷によって形成された半田コート５が配置されており、その際、半田コート５の高さ（Ｔ）は、１００μｍ以下となっている（Ｔ≦１００μｍ）。
次に、図１１及び図１２は、ＬＧＡ７が搭載されるカード型電子装置の一例であるメモリカード８の構造を示すものである。カード用基板９の表面側には２つのＬＧＡ７が実装されており、一方、裏面側には、制御用のパッケージであるＣＳＰ（Chip Size Package)１０が実装されている。ここで、本実施の形態において説明したＬＧＡ７は半導体チップ１が積層された構造であるため、メモリカード８のカード用基板９の裏面側に搭載されるＣＳＰ１０よりも半導体装置の厚さは高くなる。そのため、メモリ用の半導体チップ１が積層される半導体装置にはＬＧＡ型パッケージを採用することが好ましい。なお、表面側の２つのＬＧＡ７と裏面側のＣＳＰ１０は、それぞれ表面側のケース１１と裏面側のケース１１とによって覆われている。さらに、図１２に示すように、カード用基板９の裏面側に設けられた複数の外部端子１２が、裏面側のケース１１の開口部１１ａに露出している。
次に、本実施の形態のＬＧＡ７の製造方法について説明する。
まず、裏面３ｂに、相互に１８０°対称の位置に配置された取り出し配線３ｉとダミー配線３ｊが接続され、かつＮＳＭＤ構造の複数のランド３ｄを有するパッケージ基板３を準備する。
その後、パッケージ基板３の主面３ａ上にダイボンド材２を介して１段目の半導体チップ１を搭載する。続いて、１段目の半導体チップ１上に、ダイボンド材２を介して２段目の半導体チップ１を搭載する。
その後、１段目の半導体チップ１とパッケージ基板３のボンディング用電極３ｈとをワイヤ４によって電気的に接続し、さらに、２段目の半導体チップ１とパッケージ基板３のボンディング用電極３ｈとをワイヤ４によって電気的に接続する。
その後、樹脂封止を行って封止体６を形成する。すなわち、半導体チップ１と複数のワイヤ４を樹脂封止して図１３に示すモールド完とし封止体６を形成する。
その後、各ランド３ｄに半田を印刷する図１３の半田印刷を行う。すなわち、半田印刷方法により、パッケージ基板３の裏面３ｂの各ランド３ｄ上に半田を印刷で形成する。その際、まず、パッケージ基板３の主面３ａ上に印刷マスク１３を配置する。この時、印刷マスク１３の開口部１３ａとランド３ｄの位置を合わせて配置する。
その後、印刷マスク１３上でスキージ１４によって半田ペースト１５を各ランド３ｄ上に塗布する。すなわち、スキージ１４によって半田ペースト１５を印刷マスク１３の開口部１３ａに埋め込んで各ランド３ｄ上に半田ペースト１５を塗布する。
これにより、図１３に示すように半田印刷完となる。
その後、図１３に示す熱処理を行って各ランド３ｄ上に半田コート５を形成する。
本実施の形態のＬＧＡ７の製造方法によれば、ＮＳＭＤ構造の複数のランド３ｄと、各ランド３ｄに接続され、かつ相互に１８０°対称の位置に配置された取り出し配線３ｉ及びダミー配線３ｊとを有するパッケージ基板３を用いて、ＬＧＡ組み立て後、各ランド３ｄに印刷方法で半田を印刷することにより、ランド３ｄからの取り出し配線数が２本で統一されているため、ランド間の半田の濡れ広がりの面積を同じにすることができる。
これにより、ランド間の半田コート５の高さのばらつきを低減することができる。
その結果、ＬＧＡ（半導体装置）７の実装性の向上を図ることができる。
すなわち、複数のランド３ｄ上に形成する半田コート５の高さを１００μｍ以下にし、これにより、パッケージ高さを抑えるとともに、各ランド３ｄをＮＳＭＤ構造とすることで半田接続強度を高めたメモリカード８搭載用のＬＧＡ（半導体装置）７において、その実装性の向上を図ることができる。
さらに、各ランド３ｄに接続される取り出し配線３ｉ及びダミー配線３ｊを、相互に１８０°対称の位置に配置することにより、ランド３ｄ上の半田が、１８０°対称の位置に配置された取り出し配線３ｉ及びダミー配線３ｊ方向に対応してほぼ均等に相反する両方向に引っ張られるため、半田の頂点の位置をランド３ｄのほぼ中心部に配置することができる。これにより、ランド間の半田コート５の位置ずれを低減することができる。
その結果、選別工程におけるテスティング時のＬＧＡ７の半田コート５とソケットの端子とのコンタクト不良の発生を防ぐことができ、ＬＧＡ７の実装性の向上を図ることができる。
また、ランド３ｄに接続される取り出し配線３ｉ及びダミー配線３ｊを相互に１８０°対称の位置に配置することにより、ＬＧＡ７を実装基板に実装した後のランド３ｄにおける配線の取り出し部分にかかる応力を分散させて低減することができる。
その結果、ランド３ｄにおける配線の取り出し部分での断線の発生を防止してＬＧＡ７の実装性の向上を図ることができる。
次に、図１４〜図２２に示す本実施の形態の変形例について説明する。
図１４〜図２１に示す変形例は、全てのランド３ｄに取り出し配線３ｉとダミー配線３ｊを接続するのではなく、一部のランド３ｄのみに取り出し配線３ｉとダミー配線３ｊを接続するものである。
なお、図１４、図１７、図１９及び図２１は、パッケージ基板３の裏面３ｂに形成された複数のランド３ｄの配列を、パッケージ基板３の主面３ａ側から透過して示したものである。
まず、図１４〜図１８に示す変形例は、半導体チップ１の主面１ａの周縁部に対応する位置に配置された複数のランド３ｄそれぞれに取り出し配線３ｉとダミー配線３ｊが接続されているものである。すなわち、半導体チップ１の端部（周縁部）付近の直下の位置に配置されたランド３ｄのみに対して、取り出し配線３ｉとダミー配線３ｊを接続したものである。
そのうち、図１４及び図１５に示す変形例のＬＧＡ１７は、半導体チップ１の端部（周縁部）がランド３ｄの位置と重なる場合に、これらのランド３ｄに対して図１６に示すように取り出し配線３ｉとダミー配線３ｊを接続したものである。
また、図１７及び図１８に示す変形例のＬＧＡ１８は、半導体チップ１の端部（周縁部）がランド間に配置されている場合に、このチップ端部の両側に配置される２列分のランド３ｄに対して取り出し配線３ｉとダミー配線３ｊを接続したものである。
上記したように、半導体チップ１とパッケージ基板３は、それぞれ異なる材料によって形成されているため、かかる熱膨張係数にも差が生じる。しかしながら、半導体チップ１の主面１ａの周縁部に対応する位置に配置された複数のランド３ｄに取り出し配線３ｉとダミー配線３ｊを接続することにより、温度サイクルテスト等において、チップ端部での半導体チップ１と、封止用樹脂や基板との熱膨張係数の差で発生する応力がランド３ｄに付与された際に、ランド３ｄにかかる応力を分散させて低減することができる。
その結果、このランド３ｄにおける配線の取り出し部分での断線の発生を防止することができる。
また、図１９〜図２１に示す変形例は、パッケージ基板３の平面方向の中心部から最も距離が長い位置に配置されたランド３ｄに取り出し配線３ｉおよびダミー配線３ｊが接続されているものである。すなわち、ランド配列における最外周の角部付近に配置されたランド３ｄのみに対して、取り出し配線３ｉとダミー配線３ｊを接続したものである。
そのうち、図１９及び図２０に示す変形例のＬＧＡ１９は、ランド配列の最外周の角部１ピンのみのランド３ｄに対して、取り出し配線３ｉとダミー配線３ｊを接続したものである。
また、図２１に示す変形例のＬＧＡ２０は、ランド配列の最外周の角部３ピンのランド３ｄそれぞれに対して、取り出し配線３ｉとダミー配線３ｊを接続したものである。
パッケージ基板３が熱収縮等で変形（反り）したりする際に生じる応力は、パッケージ基板３の中心から離れる（遠い位置）ほど高くなる。しかしながら、ランド配列における最外周の角部付近に配置されたランド３ｄのみに対して、取り出し配線３ｉとダミー配線３ｊを接続することにより、パッケージ基板３のランド配列における最外周の角部付近のランド３ｄにかかる応力を分散させて低減することができる。
その結果、このランド３ｄにおける配線の取り出し部分での断線の発生を防止することができる。
次に、図２２に示す変形例は、ランド３ｄに接続される配線が３本の場合の配線取り出し配置を示したものである。
すなわち、本実施の形態の半導体装置では、ランド３ｄに接続される複数の配線の位置関係は、相互の配線の配置角度が３６０°／接続配線数で配置されているものであるため、ランド３ｄに接続される配線数が３本の場合、３６０°／３＝１２０°となり、ランド３ｄにおいてダミー配線３ｊを１２０°の角度で設ければよい。
このようにダミー配線３ｊを１２０°の角度で設けた場合でも、１８０°対称の位置に設けた場合と同様の効果を得ることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、ＬＧＡ（半導体装置）において、半導体チップ１の積層数が２段と４段の場合を例に取り上げて説明したが、半導体チップ１は１段のみの搭載であってもよいし、あるいは、２段と４段以外の複数段の積層であってもよい。
また、ランド３ｄに接続される配線数は、２本以上の複数本であればよく、その際、必ずしもダミー配線３ｊを含まなくてもよく、例えば、ランド３ｄに接続される配線は、全て取り出し配線３ｉであってもよい。
本発明は、半田コートを行う半導体装置およびその製造技術に好適である。
本発明の実施の形態の半導体装置の構造において封止体を透過してチップとランドの配列関係の一例を示す平面図である。 図１に示す半導体装置の構造の一例を示す断面図である。 図２に示す半導体装置の構造の一例を示す拡大部分断面図である。 図１に示す半導体装置のランドの構造の一例を示す部分平面図である。 図４のＡ−Ａ線に沿って切断した構造を示す断面図である。 本発明の実施の形態の変形例の半導体装置の構造において封止体を透過してチップとランドの配列関係を示す平面図である。 図６に示す変形例の半導体装置の構造を示す断面図である。 図７に示す半導体装置の構造の一例を示す拡大部分断面図である。 図６に示す変形例の半導体装置に用いられる配線基板の配線パターンの一例を示す平面図である。 図９に示すＡ部の構造を示す拡大部分平面図である。 図１に示す半導体装置が組み込まれるカード型電子装置の内部構造の一例を示す斜視図である。 図１１に示すカード型電子装置の構造の一例を示す断面図である。 図１に示す半導体装置の組み立てにおける半田印刷手順の一例を示す印刷プロセスフロー図である。 本発明の実施の形態の変形例の半導体装置において封止体を透過してチップとランドの配列関係を示す平面図である。 図１４に示す変形例の半導体装置の構造を示す断面図である。 図１４に示すＡ部の構造を示す拡大部分平面図である。 本発明の実施の形態の変形例の半導体装置において封止体を透過してチップとランドの配列関係を示す平面図である。 図１７に示す変形例の半導体装置の構造を示す断面図である。 本発明の実施の形態の変形例の半導体装置に用いられる配線基板の角部１ピンにダミー配線を設けた場合の構造を示す平面図である。 図１９に示す配線基板を用いた変形例の半導体装置の構造を示す断面図である。 本発明の実施の形態の変形例の半導体装置に用いられる配線基板の角部３ピンにダミー配線を設けた場合の構造を示す平面図である。 本発明の実施の形態の変形例の半導体装置に用いられる配線基板における配線取り出し数を３本にした場合のランド構造を示す部分平面図である。
符号の説明
１ 半導体チップ
１ａ 主面
１ｂ 裏面
２ ダイボンド材
３ パッケージ基板（配線基板）
３ａ 主面
３ｂ 裏面
３ｃ コア材
３ｄ ランド
３ｅ スルーホール
３ｆ レジスト膜（絶縁膜）
３ｇ 開口部
３ｈ ボンディング用電極
３ｉ 取り出し配線（第１の配線）
３ｊ ダミー配線（第２の配線）
３ｋ 主配線
４ ワイヤ（導電性部材）
５ 半田コート（半田）
６ 封止体
７ ＬＧＡ（半導体装置）
８ メモリカード（カード型電子装置）
９ カード用基板
１０ ＣＳＰ
１１ ケース
１１ａ 開口部
１２ 外部端子
１３ 印刷マスク
１３ａ 開口部
１４ スキージ
１５ 半田ペースト
１６，１７，１８，１９，２０ ＬＧＡ（半導体装置）

Claims (15)

  1. （ａ）主面と、前記主面に対向する裏面と、前記裏面に形成された絶縁膜と、前記裏面に形成され、かつ前記絶縁膜の開口部にその周縁部が露出する複数のランドと、前記複数のランドそれぞれに接続され、かつ相互に１８０°対称の位置に配置された第１および第２の配線とを有する配線基板を準備する工程と、
    （ｂ）前記配線基板の主面上に半導体チップを搭載する工程と、
    （ｃ）前記半導体チップと前記配線基板とを電気的に接続する工程と、
    （ｄ）前記半導体チップを封止する工程と、
    （ｅ）前記複数のランドに印刷方法によって半田を印刷する工程とを有することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、前記配線基板の裏面に形成された全ての前記ランドそれぞれに前記第１および第２の配線が接続されていることを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、前記半導体チップの主面の周縁部に対応する位置に配置された前記複数のランドそれぞれに前記第１および第２の配線が接続されていることを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、前記配線基板の平面方向の中心部から最も距離が長い位置に配置された前記ランドに前記第１および第２の配線が接続されていることを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、前記半導体装置は、ＬＧＡであることを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、前記（ｂ）工程で、前記配線基板の主面上に複数の前記半導体チップを積層することを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、前記第１および第２の配線のうち、いずれか一方がダミー配線であることを特徴とする半導体装置の製造方法。
  8. （ａ）主面と、前記主面に対向する裏面と、前記裏面に形成された絶縁膜と、前記裏面に形成され、かつ前記絶縁膜の開口部にその周縁部が露出する複数のランドと、前記複数のランドそれぞれに接続され、かつ相互の配置角度が３６０°／接続配線数で配置された複数の配線とを有する配線基板を準備する工程と、
    （ｂ）前記配線基板の主面上に半導体チップを搭載する工程と、
    （ｃ）前記半導体チップと前記配線基板とを電気的に接続する工程と、
    （ｄ）前記半導体チップを封止する工程と、
    （ｅ）前記複数のランドに印刷方法によって半田を印刷する工程とを有することを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、前記半導体装置は、ＬＧＡであることを特徴とする半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、前記（ｂ）工程で、前記配線基板の主面上に複数の前記半導体チップを積層することを特徴とする半導体装置の製造方法。
  11. 請求項８記載の半導体装置の製造方法において、前記複数の配線のうちのいずれかがダミー配線であることを特徴とする半導体装置の製造方法。
  12. 主面と、前記主面に対向する裏面と、前記裏面に形成された絶縁膜と、前記裏面に形成され、かつ前記絶縁膜の開口部にその周縁部が露出する複数のランドと、前記複数のランドそれぞれに接続された複数の配線とを有する配線基板と、
    前記配線基板の主面に搭載された半導体チップと、
    前記配線基板と前記半導体チップとを電気的に接続する導電性部材とを有し、
    前記複数の配線は、相互の配置角度が３６０°／接続配線数で配置されていることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、前記複数のランドそれぞれに半田が接続され、前記半田の高さが１００μｍ以下であることを特徴とする半導体装置。
  14. 請求項１２記載の半導体装置において、前記配線基板の裏面に形成された全ての前記ランドそれぞれに接続する配線数が同じ本数であることを特徴とする半導体装置。
  15. 請求項１２記載の半導体装置において、前記半導体装置は、カード型電子装置に組み込まれることを特徴とする半導体装置。
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