KR20070009428A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20070009428A
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wiring
wiring board
wirings
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다까시 기꾸지
고이찌 가네모또
미찌아끼 스기야마
히로시 가와꾸보
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명의 과제는 반도체 장치의 실장성의 향상을 도모하는 것이다.
NSMD 구조의 복수의 랜드(3d)와, 복수의 랜드(3d) 각각에 접속되고, 또한 서로 180°대칭의 위치에 배치된 취출 배선(3i) 및 더미 배선(3j)을 갖는 패키지 기판(3)을 준비하고, 패키지 조립 후, 복수의 랜드(3d)에 인쇄 방법에 의해 땜납을 인쇄함으로써, 랜드 사이의 땜납 코팅의 높이의 편차를 저감시킬 수 있고, LGA(반도체 장치)(7)의 실장성의 향상을 도모한다.
반도체 장치, 랜드, 취출 배선, 패키지 기판, 더미 배선

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
도1은 본 발명의 실시 형태의 반도체 장치의 구조에 있어서 밀봉체를 투과하여 칩과 랜드의 배열 관계의 일 예를 나타내는 평면도.
도2는 도1에 도시하는 반도체 장치의 구조의 일 예를 나타내는 단면도.
도3은 도2에 도시하는 반도체 장치의 구조의 일 예를 나타내는 확대 부분 단면도.
도4는 도1에 도시하는 반도체 장치의 랜드의 구조의 일 예를 나타내는 부분 평면도.
도5는 도4의 A-A선을 따라서 절단한 구조를 도시하는 단면도.
도6은 본 발명의 실시 형태의 변형예의 반도체 장치의 구조에 있어서 밀봉체를 투과하여 칩과 랜드의 배열 관계를 나타내는 평면도.
도7은 도6에 도시하는 변형예의 반도체 장치의 구조를 도시하는 단면도.
도8은 도7에 도시하는 반도체 장치의 구조의 일 예를 나타내는 확대 부분 단면도.
도9는 도6에 도시하는 변형예의 반도체 장치에 이용되는 배선 기판의 배선 패턴의 일 예를 나타내는 평면도.
도10은 도9에 도시하는 A부의 구조를 도시하는 확대 부분 평면도.
도11은 도1에 도시하는 반도체 장치가 조립되는 카드형 전자 장치의 내부 구조의 일 예를 나타내는 사시도.
도12는 도11에 도시하는 카드형 전자 장치의 구조의 일 예를 나타내는 단면도.
도13은 도1에 도시하는 반도체 장치의 조립에 있어서의 땜납 인쇄 순서의 일 예를 나타내는 인쇄 프로세스 흐름도.
도14는 본 발명의 실시 형태의 변형예의 반도체 장치에 있어서 밀봉체를 투과하여 칩과 랜드의 배열 관계를 나타내는 평면도.
도15는 도14에 도시하는 변형예의 반도체 장치의 구조를 도시하는 단면도.
도16은 도14에 도시하는 A부의 구조를 도시하는 확대 부분 평면도.
도17은 본 발명의 실시 형태의 변형예의 반도체 장치에 있어서 밀봉체를 투과하여 칩과 랜드의 배열 관계를 나타내는 평면도.
도18은 도17에 도시하는 변형예의 반도체 장치의 구조를 도시하는 단면도.
도19는 본 발명의 실시 형태의 변형예의 반도체 장치에 이용되는 배선 기판의 모서리부 1핀에 더미 배선을 설치한 경우의 구조를 도시하는 평면도.
도20은 도19에 도시하는 배선 기판을 이용한 변형예의 반도체 장치의 구조를 도시하는 단면도.
도21은 본 발명의 실시 형태의 변형예의 반도체 장치에 이용되는 배선 기판의 모서리부 3핀에 더미 배선을 설치한 경우의 구조를 도시하는 평면도.
도22는 본 발명의 실시 형태의 변형예의 반도체 장치에 이용되는 배선 기판에 있어서의 배선 취출수를 3개로 한 경우의 랜드 구조를 도시하는 부분 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 칩
1a, 3a : 메인 면
1b, 3b : 이면
2 : 다이본드재
3 : 패키지 기판(배선 기판)
3c : 코어재
3d : 랜드
3e : 관통 홀
3f : 레지스트막(절연막)
3g, 11a, 13a : 개구부
3h : 본딩용 전극
3i : 취출 배선(제1 배선)
3j : 더미 배선(제2 배선)
3k : 메인 배선
4 : 와이어(도전성 부재)
5 : 땜납 코팅(땜납)
6 : 밀봉체
7, 16, 17, 18, 19, 20 : LGA(반도체 장치)
8 : 메모리 카드(카드형 전자 장치)
9 : 카드용 기판
10 : CSP
11 : 케이스
12 : 외부 단자
13 : 인쇄 마스크
14 : 스퀴지
15 : 땜납 페이스트
[문헌 1] 일본 특허 공개 평9-232736호 공보
[문헌 2] 일본 특허 공개 제2000-31630호 공보
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 실장성 향상에 적용하기 유효한 기술에 관한 것이다.
프린트 배선판은 회로 패턴과, 회로 패턴에 접속되어 땜납 볼을 접합하기 위한 랜드와, 상기 랜드의 일부분을 노출시키기 위한 땜납 볼 접합용 구멍을 형성한 솔더 레지스트층을 설치한 절연 기판을 갖는다. 랜드의 어느 직경 방향에 있어서 는, 랜드의 양단부는 접합용 구멍의 벽면과의 사이에 간극부를 마련하고 있다(예를 들어, 특허문헌 1 참조).
반도체 집적 회로 소자와 배선 기판의 접속 구조는 프린트 배선 기판의 표면에 레지스트로 피복되고, 외부 모서리를 비도전성 공간으로 둘러싼 인출 패턴을 갖고, 프린트 배선 기판과의 사이의 접합 면적이 증가하는 패드의 구조이다(예를 들어, 특허문헌 2 참조).
[특허문헌 1] 일본 특허 공개 평9-232736호 공보(도1)
[특허문헌 2] 일본 특허 공개 제2000-31630호 공보(도1)
예를 들어, SD(Secure Digital)(SD 카드 협회에서 규격화된 규격이 있음)나 메모리 스틱 카드 등의 메모리 카드에 조립되는 반도체 장치에서는 그 박형이 요구된다. 메모리 카드에는 제어기 칩을 갖는 반도체 장치와 메모리 칩을 갖는 반도체 장치가 조립되어 있는 것도 있고, 그 경우, 메모리는 용량을 늘릴 필요가 있으므로, 메모리 칩을 다단으로 적층하는 일이 있지만, 그만큼 패키지 두께도 두꺼워진다.
따라서, 메모리 카드에 조립하는 반도체 장치의 형태로서는, BGA(Ball Grid Array)나 칩 사이즈와 대략 동등 사이즈로 이루어지는 CSP(Chip Size Package)보다 두께가 얇은 LGA(Land Grid Array)의 쪽이 유효하다. 이는, BGA나 CSP는 랜드 상에 형성한 볼 전극을 외부 단자로서 머더 보드에 실장한다. 볼 공급법에 의해 형성된 땜납 코팅에 있어서의 랜드의 표면으로부터 정상점까지의 높이가 100 ㎛보다 크게 되어 있고, BGA형 패키지나 CSP형 패키지의 JEDEC(Joint Electron Device Engineering Council standards) 규격을 만족시키고 있다. 이에 대해, LGA는 랜드가 외부 단자로서 머더 보드에 실장되므로, 볼 전극을 사용하지 않는 만큼 반도체 장치의 두께를 얇게 하는 것이 가능하다. 단, LGA는 외부 단자가 랜드이므로, 그 실장 강도가 낮다. LGA의 실장 강도를 향상시키는 대책으로서, 각 랜드에 미리 땜납을 코팅하여 출하를 행하는 반도체 장치가 있다.
또한, 기판의 랜드와 땜납의 접속 강도를 향상시키는 랜드 구조의 기술로서, NSMD(Non Solder Mask Defined)라 불리우는 기술이 알려져 있다. NSMD에서는 레지스트의 개구부에 랜드의 표면 및 측면이 노출되어 있고, 따라서 땜납이 랜드의 측면으로도 돌아 들어가므로, 랜드와 땜납의 접속 강도를 높일 수 있다.
그 결과, LGA에서는, 그 실장성을 향상시키기 위해서는 랜드로의 땜납 코팅과, 랜드 구조로서 NSMD를 채용하는 것이 바람직하다.
또한, 메모리 카드에 조립되는 LGA에 있어서, 그 랜드에 땜납 코팅을 행하는 것에 있어서, 볼 공급법이 아닌 인쇄법을 채용하는 쪽이 바람직하다. 이 이유로서, 작은 땜납 볼의 경우, 예를 들어 직경 100 ㎛ 이하의 작은 땜납 볼은 가볍기 때문에 정전기의 영향을 받기 쉽고, 지그에 부착되고 지그로부터 이격되기 어려워 취급이 곤란하다.
단, 인쇄법은 볼 공급법에 비교하여 땜납의 공급량이 적다. 땜납의 공급량이 많으면, 다소의 땜납의 높이의 편차가 생겼다고 해도, 땜납의 높이가 낮게 형성된 랜드부에 있어서도 머더 보드와의 실장 강도를 확보할 수 있을 정도의 땜납량이 코팅된다. 이에 대해, 땜납의 공급량이 지나치게 적으면, 땜납의 높이의 편차가 생긴 경우, 땜납의 높이가 낮게 형성된 랜드부에 있어서는 머더 보드와의 실장 강도를 확보할 수 있을 정도의 땜납량이 코팅되지 않는다. 환언하면, 메모리 카드에 조립하는 반도체 장치의 경우, 반도체 장치의 두께를 가능한 한 얇게 하기 위해, 실장 강도를 향상시키기 위해 사용하는 땜납의 공급량은 실장 강도를 확보할 수 있을 정도의 양만 코팅하는 것이 바람직하므로, 약간의 높이 편차가 생겨도 실장 신뢰성의 저하가 된다.
또한, NSMD 구조를 채용한 LGA에 있어서, 각 랜드에는 취출용 배선이 접속되어 있지만, 각 랜드마다 이 취출용 배선의 수가 1개 혹은 2개와 같이 다른 개수가 혼재하고 있으면, 랜드마다 땜납의 누설 확대 면적이 다르고, 그 결과, 땜납의 높이에 편차가 생긴다는 문제가 일어난다.
또한, 랜드 상에서 땜납이 취출용 배선측으로 인정되어 땜납 코팅의 정상점의 위치가 랜드의 중심 부근으로부터 어긋난다는 문제가 일어난다. 또한, 배선의 취출 방향에 의해 땜납의 정상점의 위치가 어긋나면, 반도체 장치(LGA)의 선별 공정에서의 테스팅 시에 소켓의 단자와 접촉 불량을 일으키는 것이 문제이다.
상기 특허문헌 1(일본 특허 공개 평9-232736호 공보) 및 특허문헌 2(일본 특허 공개 제2000-31630호 공보)에는 반도체 장치의 박형을 의식한 기재 및 LGA에 대한 기재는 눈에 띄지 않는다.
본 발명의 목적은 반도체 장치의 실장성의 향상을 도모할 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부된 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 이하와 같다.
즉, 본 발명은 메인 면에 대향하는 이면과, 이면에 형성된 절연막과, 이면에 형성되고, 또한 절연막의 개구부에 그 주연부가 노출되는 복수의 랜드와, 복수의 랜드 각각에 접속되고, 또한 서로 180°대칭의 위치에 배치된 제1 및 제2 배선을 갖는 배선 기판을 준비하는 공정과, 배선 기판의 메인 면 상에 반도체 칩을 탑재하는 공정과, 복수의 랜드에 인쇄 방법에 의해 땜납을 인쇄하는 공정을 갖는 것이다.
또한, 본 발명은 메인 면에 대향하는 이면과, 이면에 형성된 절연막과, 이면에 형성되고, 또한 절연막의 개구부에 그 주연부가 노출되는 복수의 랜드와, 복수의 랜드 각각에 접속되고, 또한 서로의 배치 각도가 360°/접속 배선수로 배치된 복수의 배선을 갖는 배선 기판을 준비하는 공정과, 배선 기판의 메인 면 상에 반도체 칩을 탑재하는 공정과, 복수의 랜드에 인쇄 방법에 의해 땜납을 인쇄하는 공정을 갖는 것이다.
또한, 본 발명은 메인 면에 대향하는 이면과, 이면에 형성된 절연막과, 이면에 형성되고, 또한 절연막의 개구부에 그 주연부가 노출되는 복수의 랜드와, 복수의 랜드 각각에 접속된 복수의 배선을 갖는 배선 기판과, 배선 기판의 메인 면에 탑재된 반도체 칩과, 배선 기판과 반도체 칩을 전기적으로 접속하는 도전성 부재를 갖고, 복수의 배선은 서로의 배치 각도가 360°/접속 배선수로 배치되어 있는 것이다.
이하의 실시 형태에서는 특별히 필요할 때 이외에는 동일, 또는 동일한 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 이하의 실시 형태에서는 편의상 그 필요가 있을 때에는 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 서로 무관계인 것은 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수로 한정되는 것은 아니고, 특정한 수 이상이라도, 이하라도 좋은 것으로 한다.
이하, 본 발명의 실시 형태를 도면을 기초로 하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여 그 반복의 설명은 생략한다.
(실시 형태)
도1은 본 발명의 실시 형태의 반도체 장치의 구조에 있어서 밀봉체를 투과하여 칩과 랜드의 배열 관계의 일 예를 나타내는 평면도, 도2는 도1에 도시하는 반도체 장치의 구조의 일 예를 나타내는 단면도, 도3은 도2에 도시하는 반도체 장치의 구조의 일 예를 나타내는 확대 부분 단면도, 도4는 도1에 도시하는 반도체 장치의 랜드의 구조의 일 예를 나타내는 부분 평면도, 도5는 도4의 A-A선을 따라서 절단한 구조를 도시하는 단면도이다. 또한, 도6은 본 발명의 실시 형태의 변형예의 반도체 장치의 구조에 있어서 밀봉체를 투과하여 칩과 랜드의 배열 관계를 나타내는 평면도, 도7은 도6에 도시하는 변형예의 반도체 장치의 구조를 도시하는 단면도, 도8은 도7에 도시하는 반도체 장치의 구조의 일 예를 나타내는 확대 부분 단면도, 도9는 도6에 도시하는 변형예의 반도체 장치에 이용되는 배선 기판의 배선 패턴의 일 예를 나타내는 평면도, 도10은 도9에 도시하는 A부의 구조를 도시하는 확대 부분 평면도이다.
또한, 도11은 도1에 도시하는 반도체 장치가 조립되는 카드형 전자 장치의 내부 구조의 일 예를 나타내는 사시도, 도12는 도11에 도시하는 카드형 전자 장치의 구조의 일 예를 나타내는 단면도, 도13은 도1에 도시하는 반도체 장치의 조립에 있어서의 땜납 인쇄 순서의 일 예를 나타내는 인쇄 프로세스 흐름도이다.
또한, 도14는 본 발명의 실시 형태의 변형예의 반도체 장치에 있어서 밀봉체를 투과하여 칩과 랜드의 배열 관계를 나타내는 평면도, 도15는 도14에 도시하는 변형예의 반도체 장치의 구조를 도시하는 단면도, 도16은 도14에 도시하는 A부의 구조를 도시하는 확대 부분 평면도이다. 또한, 도17은 본 발명의 실시 형태의 변형예의 반도체 장치에 있어서 밀봉체를 투과하여 칩과 랜드의 배열 관계를 나타내는 평면도, 도18은 도17에 도시하는 변형예의 반도체 장치의 구조를 도시하는 단면도이다.
또한, 도19는 본 발명의 실시 형태의 변형예의 반도체 장치에 이용되는 배선 기판의 모서리부 1핀에 더미 배선을 설치한 경우의 구조를 도시하는 평면도, 도20은 도19에 도시하는 배선 기판을 이용한 변형예의 반도체 장치의 구조를 도시하는 단면도, 도21은 본 발명의 실시 형태의 변형예의 반도체 장치에 이용되는 배선 기판의 모서리부 3핀에 더미 배선을 설치한 경우의 구조를 도시하는 평면도이다. 도22는 본 발명의 실시 형태의 변형예의 반도체 장치에 이용되는 배선 기판에 있어서의 배선 취출수를 3개로 한 경우의 랜드 구조를 도시하는 부분 평면도이다.
도1 내지 도3에 나타내는 본 실시 형태의 반도체 장치는 배선 기판 상에 반도체 칩(1)이 탑재된 수지 밀봉형의 반도체 패키지이다. 상기 반도체 장치는 SD 카드 등의 도11에 도시하는 메모리 카드(카드형 전자 장치)(8)에 조립되는 것이고, 따라서 박형화가 요구되는 것이다. 그래서, 본 실시 형태에서는 상기 반도체 장치의 일 예로서, BGA 등에 비교하여 더 얇게 형성하는 것이 가능한 LGA(7)를 예로 들어 설명한다.
LGA(7)의 구조에 대해 설명하면, 메인 면(3a)과 메인 면(3a)에 대향하는 이면(3b)과 이면(3b)에 형성된 복수의 랜드(3d)와 복수의 랜드(3d) 각각에 접속된 복수의 배선을 갖는 패키지 기판(배선 기판)(3)과, 패키지 기판(3)의 메인 면(3a) 상에 탑재된 반도체 칩(1)과, 패키지 기판(3)과 반도체 칩(1)을 전기적으로 접속하는 복수의 와이어(도전성 부재)(4)와, 반도체 칩(1)을 수지 밀봉하는 밀봉체(6)를 갖고 있다.
또한, LGA(7)는 메모리 카드(8)에 있어서 기억 장치로서 조립되어 있으므로, LGA(7)에 내장되는 반도체 칩(1)은 메모리 회로를 구비한 메모리 칩인 동시에, 필 요로 하는 용량에 따라서 다단으로 적층된다. 도1 내지 도3에 도시하는 LGA(7)는 2개의 반도체 칩(1)이 2단으로 적층된 구조의 것이고, 각 반도체 칩(1)은, 예를 들어 접착 시트 등의 다이본드재(2)를 거쳐서 접속되어 있다.
즉, 도2 및 도3에 도시한 바와 같이, 1단째의 반도체 칩(1)은 다이본드재(2)를 거쳐서 패키지 기판(3)의 메인 면(3a) 상에 고착되어 있고, 또한 2단째의 반도체 칩(1)은 1단째의 반도체 칩(1)의 메인 면(1a) 상에 다이본드재(2)를 거쳐서 탑재되어 있고, 1단째의 반도체 칩(1)의 메인 면(1a)과 2단째의 반도체 칩(1)의 이면(1b)이 다이본드재(2)에 의해 고착되어 있다.
또한, 패키지 기판(3)에는, 도3에 도시한 바와 같이 코어재(3c)의 표리 양면에 절연막인 레지스트막(3f)이 형성되어 있고, 메인 면(3a)측의 레지스트막(3f)의 개구부(3g)에는 와이어(4)와 접속하는 복수의 본딩용 전극(3h)이 형성되고, 또한 이면(3b)측의 레지스트막(3f)의 개구부(3g)에는 복수의 랜드(3d)가 형성되어 있다.
각 랜드(3d)는, 도4에 도시한 바와 같이 레지스트막(3f)의 개구부(3g)에 그 주연부가 노출되도록 형성되어 있다. 즉, 본 실시 형태의 LGA(7)의 패키지 기판(3)에 설치된 랜드(3d)는 전부 NSMD 구조의 랜드(3d)이고, 레지스트막(3f)의 개구부(3g)에 있어서 각 랜드(3d)의 측면을 포함하는 주연부가 노출되어 있다. 따라서, 레지스트막(3f)의 개구부(3g) 내에서는 랜드(3d)의 주위에 패키지 기판(3)의 코어재(3c)가 노출되어 있다. 또한, 도4에 있어서 해칭부는 레지스트막(3f)에 의해 덮여 있는 영역이다(도10, 도16, 도22에 대해서도 마찬가지임).
또한, 도1은 패키지 기판(3)의 이면(3b)에 형성된 복수의 랜드(3d)의 배열을 패키지 기판(3)의 메인 면(3a)측으로부터 투과하여 도시한 것이다.
도1에 도시한 바와 같이, 본 실시 형태의 LGA(7)에서는 패키지 기판(3)의 이면(3b)에 형성된 모든 랜드(3d)에 서로 180°대칭의 위치에 배치된 제1 배선과 제2 배선이 접속되어 있다.
즉, 각 랜드(3d)에는, 도4 및 도5에 도시한 바와 같이 서로 180°대칭의 위치에 배치된 제1 배선과 제2 배선이 접속되어 있다. 예를 들어, 제1 배선이 취출 배선(3i)이고, 제2 배선이 더미 배선(3j)이다[단, 제1 배선이 더미 배선(3j)이고, 제2 배선이 취출 배선(3i)이라도 좋음].
또한, 각 랜드(3d)에 접속되는 복수의 배선의 위치 관계는 서로의 배선의 배치 각도가 360°/접속 배선수로 배치되어 있다. 본 실시 형태의 경우, 각 랜드(3d)에 접속되는 배선수가 2개이므로, 360°/2 ＝ 180°가 되고, 모든 랜드(3d)에 있어서 취출 배선(3i)과 더미 배선(3j)이 서로 180°대칭의 위치에 배치되어 있다.
또한, 취출 배선(3i)은, 예를 들어 신호계, GND 또는 전원 등의 배선과 접속되는 배선이다. 한편, 더미 배선(3j)은 넌커넥트 배선 또는 인접한 랜드(3d)와 접속되는 배선이다.
또한, LGA(7)에서는 패키지 기판(3)의 이면(3b)에 형성된 모든 랜드(3d) 각각에 접속하는 배선수가 동일 개수로 되어 있다. 즉, 모든 랜드(3d)에 있어서, 접속되는 배선이 취출 배선(3i)과 더미 배선(3j)의 2개로 되어 있고, 패키지 기판(3)에 있어서 각 랜드(3d)의 배선의 취출수의 통일화가 도모되고 있다.
또한, 본 실시 형태의 LGA(7)에서는, 도3에 도시한 바와 같이 패키지 기판(3)의 이면(3b)의 복수의 랜드(3d) 각각에 땜납 인쇄에 의해 형성된 땜납 코팅(땜납)(5)이 배치되어 있고, 그때, 땜납 코팅(5)의 높이(T)는 100 ㎛ 이하로 되어 있다(T ≤ 100 ㎛). 즉, 땜납 인쇄에 의해 형성된 땜납 코팅(5)에 있어서의 랜드(3d)의 표면으로부터 정상점까지의 높이가 100 ㎛ 이하로 되어 있고, LGA형 패키지의 JEDEC(Joint Electron Device Engineering Council standards) 규격을 만족시키고 있다.
또한, 패키지 기판(3)의 각 랜드(3d)나 이것에 접속되는 취출 배선(3i) 및 더미 배선(3j) 등의 배선은, 예를 들어 구리 합금에 의해 형성되어 있다.
또한, 반도체 칩(1)은, 예를 들어 실리콘 등에 의해 형성되고, 그 메인 면(1a)에는 집적 회로가 형성되어 있다. 또한, 반도체 칩(1)과 패키지 기판(3)의 본딩용 전극(3h)을 전기적으로 접속하는 와이어(4)는, 예를 들어 금선이다.
또한, 반도체 칩(1)이나 복수의 와이어(4)를 수지 밀봉하는 밀봉체(6)는, 예를 들어 열경화성의 에폭시 수지 등에 의해 형성되어 있다.
다음에, 도6 및 도7에 도시하는 반도체 장치는 본 실시 형태의 변형예의 LGA(16)이고, 기억 장치로서 메모리의 증가를 도모하기 위해 메모리 칩인 반도체 칩(1)을 4단으로 적층한 것이다. LGA(7)와 마찬가지로, 각 랜드(3d)에는 서로 180°대칭의 위치에 배치된 취출 배선(3i)과 더미 배선(3j)이 접속되어 있다.
여기서, 도6은 패키지 기판(3)의 이면(3b)에 형성된 복수의 랜드(3d)의 배열을 패키지 기판(3)의 메인 면(3a)측으로부터 투과하여 도시한 것이다.
또한, 도9는 LGA(16)의 패키지 기판(3)의 배선 패턴을 도시한 것이고, 일부의 취출 배선(3i)은, 도10에 도시한 바와 같이 메인 배선(3k)을 거쳐서 관통 홀(3e)에 접속되어 있다.
또한, 도8에 도시한 바와 같이 LGA(16)에 있어서도 패키지 기판(3)의 이면(3b)의 복수의 랜드(3d) 각각에 땜납 인쇄에 의해 형성된 땜납 코팅(5)이 배치되어 있고, 그때, 땜납 코팅(5)의 높이(T)는 100 ㎛ 이하로 되어 있다(T ≤ 100 ㎛).
다음에, 도11 및 도12는 LGA(7)가 탑재되는 카드형 전자 장치의 일 예인 메모리 카드(8)의 구조를 도시하는 것이다. 카드용 기판(9)의 표면측에는 2개의 LGA(7)가 실장되어 있고, 한편, 이면측에는 제어용 패키지인 CSP(Chip Size Package)(10)가 실장되어 있다. 여기서, 본 실시 형태에 있어서 설명한 LGA(7)는 반도체 칩(1)이 적층된 구조이므로, 메모리 카드(8)의 카드용 기판(9)의 이면측에 탑재되는 CSP(10)보다도 반도체 장치의 두께는 높아진다. 그로 인해, 메모리용 반도체 칩(1)이 적층되는 반도체 장치에는 LGA형 패키지를 채용하는 것이 바람직하다. 또한, 표면측의 2개의 LGA(7)와 이면측의 CSP(10)는 각각 표면측의 케이스(11)와 이면측의 케이스(11)에 의해 덮여 있다. 또한, 도12에 도시한 바와 같이 카드용 기판(9)의 이면측에 설치된 복수의 외부 단자(12)가 이면측의 케이스(11)의 개구부(11a)에 노출되어 있다.
다음에, 본 실시 형태의 LGA(7)의 제조 방법에 대해 설명한다.
우선, 이면(3b)에 서로 180°대칭의 위치에 배치된 취출 배선(3i)과 더미 배선(3j)이 접속되고, 또한 NSMD 구조의 복수의 랜드(3d)를 갖는 패키지 기판(3)을 준비한다.
그 후, 패키지 기판(3)의 메인 면(3a) 상에 다이본드재(2)를 거쳐서 1단째의 반도체 칩(1)을 탑재한다. 계속해서, 1단째의 반도체 칩(1) 상에 다이본드재(2)를 거쳐서 2단째의 반도체 칩(1)을 탑재한다.
그 후, 1단째의 반도체 칩(1)과 패키지 기판(3)의 본딩용 전극(3h)을 와이어(4)에 의해 전기적으로 접속하고, 또한 2단째의 반도체 칩(1)과 패키지 기판(3)의 본딩용 전극(3h)을 와이어(4)에 의해 전기적으로 접속한다.
그 후, 수지 밀봉을 행하여 밀봉체(6)를 형성한다. 즉, 반도체 칩(1)과 복수의 와이어(4)를 수지 밀봉하고 도13에 도시하는 몰드를 완료하여 밀봉체(6)를 형성한다.
그 후, 각 랜드(3d)에 땜납을 인쇄하는 도13의 땜납 인쇄를 행한다. 즉, 땜납 인쇄 방법에 의해 패키지 기판(3)의 이면(3b)의 각 랜드(3d) 상에 땜납을 인쇄로 형성한다. 그때, 우선 패키지 기판(3)의 메인 면(3a) 상에 인쇄 마스크(13)를 배치한다. 이때, 인쇄 마스크(13)의 개구부(13a)와 랜드(3d)의 위치를 맞추어 배치한다.
그 후, 인쇄 마스크(13) 상에 스퀴지(14)에 의해 땜납 페이스트(15)를 각 랜드(3d) 상에 도포한다. 즉, 스퀴지(14)에 의해 땜납 페이스트(15)를 인쇄 마스크(13)의 개구부(13a)에 매립하고 각 랜드(3d) 상에 땜납 페이스트(15)를 도포한다.
이에 의해, 도13에 도시한 바와 같이 땜납 인쇄 완료가 된다.
그 후, 도13에 도시하는 열처리를 행하여 각 랜드(3d) 상에 땜납 코팅(5)을 형성한다.
본 실시 형태의 LGA(7)의 제조 방법에 따르면, NSMD 구조의 복수의 랜드(3d)와, 각 랜드(3d)에 접속되고, 또한 서로 180°대칭의 위치에 배치된 취출 배선(3i) 및 더미 배선(3j)을 갖는 패키지 기판(3)을 이용하고, LGA 조립 후, 각 랜드(3d)에 인쇄 방법으로 땜납을 인쇄함으로써, 랜드(3d)로부터의 취출 배선수가 2개로 통일되어 있으므로, 랜드 사이의 땜납의 누설 확대의 면적을 동일하게 할 수 있다.
이에 의해, 랜드 사이의 땜납 코팅(5)의 높이의 편차를 저감시킬 수 있다.
그 결과, LGA(반도체 장치)(7)의 실장성의 향상을 도모할 수 있다.
즉, 복수의 랜드(3d) 상에 형성하는 땜납 코팅(5)의 높이를 100 ㎛ 이하로 하고, 이에 의해 패키지 높이를 억제하는 동시에, 각 랜드(3d)를 NSMD 구조로 함으로써 땜납 접속 강도를 높인 메모리 카드(8) 탑재용 LGA(반도체 장치)(7)에 있어서, 그 실장성의 향상을 도모할 수 있다.
또한, 각 랜드(3d)에 접속되는 취출 배선(3i) 및 더미 배선(3j)을 서로 180°대칭의 위치에 배치함으로써 랜드(3d) 상의 땜납이 180°대칭의 위치에 배치된 취출 배선(3i) 및 더미 배선(3j) 방향에 대응하여 대략 균등하게 상반되는 양방향으로 인장되므로, 땜납의 정상점의 위치를 랜드(3d)의 대략 중심부에 배치할 수 있다. 이에 의해, 랜드 사이의 땜납 코팅(5)의 위치 어긋남을 저감시킬 수 있다.
그 결과, 선별 공정에 있어서의 테스팅 시의 LGA(7)의 땜납 코팅(5)과 소켓의 단자와의 접촉 불량의 발생을 방지할 수 있고, LGA(7)의 실장성의 향상을 도모 할 수 있다.
또한, 랜드(3d)에 접속되는 취출 배선(3i) 및 더미 배선(3j)을 서로 180°대칭의 위치에 배치함으로써, LGA(7)를 실장 기판에 실장한 후의 랜드(3d)에 있어서의 배선의 취출 부분에 가하는 응력을 분산시켜 저감시킬 수 있다.
그 결과, 랜드(3d)에 있어서의 배선의 취출 부분에서의 단선의 발생을 방지하여 LGA(7)의 실장성의 향상을 도모할 수 있다.
다음에, 도14 내지 도22에 나타내는 본 실시 형태의 변형예에 대해 설명한다.
도14 내지 도21에 나타내는 변형예는 모든 랜드(3d)에 취출 배선(3i)과 더미 배선(3j)을 접속하는 것은 아니고, 일부의 랜드(3d)에만 취출 배선(3i)과 더미 배선(3j)을 접속하는 것이다.
또한, 도14, 도17, 도19 및 도21은 패키지 기판(3)의 이면(3b)에 형성된 복수의 랜드(3d)의 배열을 패키지 기판(3)의 메인 면(3a)측으로부터 투과하여 도시한 것이다.
우선, 도14 내지 도18에 나타내는 변형예는 반도체 칩(1)의 메인 면(1a)의 주연부에 대응하는 위치에 배치된 복수의 랜드(3d) 각각에 취출 배선(3i)과 더미 배선(3j)이 접속되어 있는 것이다. 즉, 반도체 칩(1)의 단부(주연부) 부근의 바로 아래의 위치에 배치된 랜드(3d)에 대해서만 취출 배선(3i)과 더미 배선(3j)을 접속한 것이다.
그 중, 도14 및 도15에 나타내는 변형예의 LGA(17)는 반도체 칩(1)의 단부 (주연부)가 랜드(3d)의 위치와 겹치는 경우에 이들 랜드(3d)에 대해 도16에 도시한 바와 같이 취출 배선(3i)과 더미 배선(3j)을 접속한 것이다.
또한, 도17 및 도18에 나타내는 변형예의 LGA(18)는 반도체 칩(1)의 단부(주연부)가 랜드 사이에 배치되어 있는 경우에, 이 칩 단부의 양측에 배치되는 2열분의 랜드(3d)에 대해 취출 배선(3i)과 더미 배선(3j)을 접속한 것이다.
상기한 바와 같이, 반도체 칩(1)과 패키지 기판(3)은 각각 다른 재료에 의해 형성되어 있으므로, 이러한 열팽창 계수에도 차가 생긴다. 그러나, 반도체 칩(1)의 메인 면(1a)의 주연부에 대응하는 위치에 배치된 복수의 랜드(3d)에 취출 배선(3i)과 더미 배선(3j)을 접속함으로써, 온도 사이클 테스트 등에 있어서, 칩 단부에서의 반도체 칩(1)과, 밀봉용 수지나 기판과의 열팽창 계수의 차로 발생하는 응력이 랜드(3d)에 부여되었을 때에 랜드(3d)에 가하는 응력을 분산시켜 저감시킬 수 있다.
그 결과, 이 랜드(3d)에 있어서의 배선의 취출 부분에서의 단선의 발생을 방지할 수 있다.
또한, 도19 내지 도21에 나타내는 변형예는 패키지 기판(3)의 평면 방향의 중심부로부터 가장 거리가 긴 위치에 배치된 랜드(3d)에 취출 배선(3i) 및 더미 배선(3j)이 접속되어 있는 것이다. 즉, 랜드 배열에 있어서의 가장 외주의 모서리부 부근에 배치된 랜드(3d)에 대해서만 취출 배선(3i)과 더미 배선(3j)을 접속한 것이다.
그 중, 도19 및 도20에 나타내는 변형예의 LGA(19)는 랜드 배열의 가장 외주 의 모서리부 1핀의 랜드(3d)에 대해서만 취출 배선(3i)과 더미 배선(3j)을 접속한 것이다.
또한, 도21에 나타내는 변형예의 LGA(20)는 랜드 배열의 가장 외주의 모서리부 3핀의 랜드(3d) 각각에 대해 취출 배선(3i)과 더미 배선(3j)을 접속한 것이다.
패키지 기판(3)이 열수축 등으로 변형(휨)되거나 할 때에 생기는 응력은 패키지 기판(3)의 중심으로부터 이격될 수록(먼 위치) 높아진다. 그러나, 랜드 배열에 있어서의 가장 외주의 모서리부 부근에 배치된 랜드(3d)에 대해서만 취출 배선(3i)과 더미 배선(3j)을 접속함으로써, 패키지 기판(3)의 랜드 배열에 있어서의 가장 외주의 모서리부 부근의 랜드(3d)에 가하는 응력을 분산시켜 저감시킬 수 있다.
그 결과, 이 랜드(3d)에 있어서의 배선의 취출 부분에서의 단선의 발생을 방지할 수 있다.
다음에 도22에 나타내는 변형예는 랜드(3d)에 접속되는 배선이 3개인 경우의 배선 취출 배치를 도시한 것이다.
즉, 본 실시 형태의 반도체 장치에서는, 랜드(3d)에 접속되는 복수의 배선의 위치 관계는 서로의 배선의 배치 각도가 360°/접속 배선수로 배치되어 있는 것이므로, 랜드(3d)에 접속되는 배선수가 3개인 경우, 360°/3 ＝ 120°가 되고, 랜드(3d)에 있어서 더미 배선(3j)을 120°의 각도로 설치하면 된다.
이와 같이 더미 배선(3j)을 120°의 각도로 설치한 경우라도 180°대칭의 위치에 설치한 경우와 동일한 효과를 얻을 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태를 기초로 하여 구체적으로 설명하였지만, 본 발명은 상기 발명의 실시 형태로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어, 상기 실시 형태에서는 LGA(반도체 장치)에 있어서, 반도체 칩(1)의 적층수가 2단과 4단인 경우를 예로 들어 설명하였지만, 반도체 칩(1)은 1단뿐인 탑재라도 좋고, 혹은 2단과 4단 이외의 복수단의 적층이라도 좋다.
또한, 랜드(3d)에 접속되는 배선수는 2개 이상의 복수개이면 좋고, 그때, 반드시 더미 배선(3j)을 포함하지 않아도 좋고, 예를 들어 랜드(3d)에 접속되는 배선은 모두 취출 배선(3i)이라도 좋다.
본 발명은 땜납 코팅을 행하는 반도체 장치 및 그 제조 기술에 적합하다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 이하와 같다.
절연막의 개구부에 그 주연부가 노출되는 복수의 랜드와, 복수의 랜드 각각에 접속되고, 또한 서로 180°대칭의 위치에 배치된 제1 및 제2 배선을 갖는 배선 기판을 준비하고, 조립 후, 복수의 랜드에 인쇄 방법에 의해 땜납을 인쇄함으로써 랜드 사이의 땜납 코팅의 높이의 편차를 저감시킬 수 있고, 반도체 장치의 실장성의 향상을 도모할 수 있다.

Claims (15)

  1. (a) 메인 면과, 상기 메인 면에 대향하는 이면과, 상기 이면에 형성된 절연막과, 상기 이면에 형성되고, 또한 상기 절연막의 개구부에 그 주연부가 노출되는 복수의 랜드와, 상기 복수의 랜드 각각에 접속되고, 또한 서로 180°대칭의 위치에 배치된 제1 및 제2 배선을 갖는 배선 기판을 준비하는 공정과,
    (b) 상기 배선 기판의 메인 면 상에 반도체 칩을 탑재하는 공정과,
    (c) 상기 반도체 칩과 상기 배선 기판을 전기적으로 접속하는 공정과,
    (d) 상기 반도체 칩을 밀봉하는 공정과,
    (e) 상기 복수의 랜드에 인쇄 방법에 의해 땜납을 인쇄하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 배선 기판의 이면에 형성된 모든 상기 랜드 각각에 상기 제1 및 제2 배선이 접속되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 반도체 칩의 메인 면의 주연부에 대응하는 위치에 배치된 상기 복수의 랜드 각각에 상기 제1 및 제2 배선이 접속되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 배선 기판의 평면 방향의 중심부로부터 가장 거리가 긴 위치에 배치된 상기 랜드에 상기 제1 및 제2 배선이 접속되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 반도체 장치는 LGA인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 (b) 공정에서 상기 배선 기판의 메인 면 상에 복수의 상기 반도체 칩을 적층하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제1 및 제2 배선 중 어느 한쪽이 더미 배선인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. (a) 메인 면과, 상기 메인 면에 대향하는 이면과, 상기 이면에 형성된 절연막과, 상기 이면에 형성되고, 또한 상기 절연막의 개구부에 그 주연부가 노출되는 복수의 랜드와, 상기 복수의 랜드 각각에 접속되고, 또한 서로의 배치 각도가 360°/접속 배선수로 배치된 복수의 배선을 갖는 배선 기판을 준비하는 공정과,
    (b) 상기 배선 기판의 메인 면 상에 반도체 칩을 탑재하는 공정과,
    (c) 상기 반도체 칩과 상기 배선 기판을 전기적으로 접속하는 공정과,
    (d) 상기 반도체 칩을 밀봉하는 공정과,
    (e) 상기 복수의 랜드에 인쇄 방법에 의해 땜납을 인쇄하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 반도체 장치는 LGA인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 (b) 공정에서 상기 배선 기판의 메인 면 상에 복수의 상기 반도체 칩을 적층하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서, 상기 복수의 배선 중 어느 한쪽이 더미 배선인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 메인 면과, 상기 메인 면에 대향하는 이면과, 상기 이면에 형성된 절연막과, 상기 이면에 형성되고, 또한 상기 절연막의 개구부에 그 주연부가 노출되는 복수의 랜드와, 상기 복수의 랜드 각각에 접속된 복수의 배선을 갖는 배선 기판과,
    상기 배선 기판의 메인 면에 탑재된 반도체 칩과,
    상기 배선 기판과 상기 반도체 칩을 전기적으로 접속하는 도전성 부재를 갖고,
    상기 복수의 배선은 서로의 배치 각도가 360°/접속 배선수로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 복수의 랜드 각각에 땜납이 접속되고, 상기 땜납의 높이가 100 ㎛ 이하인 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서, 상기 배선 기판의 이면에 형성된 모든 상기 랜드 각각에 접속하는 배선수가 동일 개수인 것을 특징으로 하는 반도체 장치.
  15. 제12항에 있어서, 상기 반도체 장치는 카드형 전자 장치에 조립되는 것을 특징으로 하는 반도체 장치.
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