JP4075306B2 - 配線基板、lga型半導体装置、及び配線基板の製造方法 - Google Patents
配線基板、lga型半導体装置、及び配線基板の製造方法 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、配線基板、半導体装置、及び配線基板の製造方法に関し、特に、LGA(Land Grid Array )型の半導体装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】
従来、配線基板上に半導体チップを搭載した半導体装置には、前記半導体装置をマザーボード等の実装基板や外部装置と接続する外部接続端子としてボール状のバンプ(ボール端子)を接続したBGA(Ball Grid Array )型の半導体装置がある。
【0003】
前記BGA型の半導体装置は、例えば、図15(a)及び図15(b)に示すように、例えば、ポリイミドテープのような絶縁性基材1の第1主面(表側面)に配線2及びその外部接続端子2Aが設けられた配線基板を設け、前記配線基板(絶縁性基材1)の配線2が形成された面に半導体チップ6を、例えば、その外部電極601が向かい合うように設け、前記配線基板の配線2と前記半導体チップ6の外部電極601を突起導体13で接続している。ここで、図15(b)は図15(a)のC−C’線での断面図である。また、前記半導体装置では、前記配線基板(絶縁性基材1)と半導体チップ6との間が、例えば、エポキシ系の熱硬化性樹脂などの封止絶縁体9によりアンダーフィル封止されている。また、前記絶縁性基材1の所定位置、例えば外部接続端子2が設けられた部分にはボール端子接続用の開口部101が設けられており、前記開口部101に沿って設けられたスルーホールめっき15、あるいは開口部101に充填された導電性部材により第1主面と対向する第2主面に引き出されている。前記開口部101に、例えば、Pb−Sn系はんだ等のボール端子16を接続している。
【0004】
しかしながら、前記BGA型の半導体装置の場合、図16に示したように、前記BGA型の半導体装置のボール端子16とマザーボード等の実装基板10の配線11を接続して実装したときに、前記実装基板10の実装面10Aからの半導体装置の半導体チップ6の上面6Aまでの高さtが、前記ボール端子16の高さt’の分だけ高くなってしまう。そのため、前記BGA型の半導体装置を実装した実装基板10を収納する収納容器(筐体)が厚くなり、小型化が難しい。
【0005】
また、前記配線基板上に半導体チップ6をフリップチップ接合させるときに、前記半導体チップ6の外部電極601と配線2を突起導体13により接続しているため、前記絶縁性基材1から半導体チップ6の回路形成面までの距離(スタンドオフ)も高くなり、半導体装置が厚くなり薄型化が難しい。
【0006】
そのため、前記BGA型の半導体装置のように半導体装置が厚くなるのを防ぐ方法の1つとして、前記ボール端子16の代わりに、平面的な外部接続端子(ランド)を設けたLGA型の半導体装置がある。前記LGA型の半導体装置は、図17に示すように、絶縁性基材1の一主面に配線2を形成し、前記絶縁性基材1の配線が形成された面と対向する面に外部接続端子(ランド)17を形成する。このとき、前記配線2とランド17は、前記絶縁性基材1に設けられたビア孔102に沿って形成されるスルーホールめっき15により電気的に接続される。前記ランド17は、その外周部がソルダーレジストなどの保護膜で覆われている場合もある。前記LGA型の半導体装置の場合、前記ランド17の表面にははんだ接続性のよいニッケルめっき層、金めっき層を積層させためっき層4Bが設けられており、前記ランド17の表面、あるいは実装基板10上の配線11の所定位置にはんだペースト12などを塗布しておいて実装する。
【0007】
このようなLGA型の半導体装置の場合、BGA型の半導体装置のようなボール端子16がない分、実装基板10に実装したときの高さを低くすることができ、前記BGA型の半導体装置に比べ薄型化できる。
【0008】
前記LGA型の半導体装置に用いられる配線基板は、まず、ポリイミドテープなどの絶縁性基材の両主面に、銅箔等の導電性薄膜18を形成し、位置主面側の導電性薄膜をエッチングして外部接続端子17を形成した後、図18(a)に示すように、前記外部接続端子17の所定位置にレーザ等でビア孔102を形成する。
【0009】
次に、図18(b)に示すように、前記ビア孔102に沿ってスルーホールめっき15を形成し、前記外部接続端子17を形成した面と対向する面の導電性薄膜18から、例えば、アディティブめっき法などを用いて、配線2を形成する。このとき、前記配線2には、前記ビア孔102のスルーホールめっき15と接続される接続端子2Aが形成される。
【0010】
次に、図18(c)に示すように、前記配線2及び前記外部接続端子17の表面に、例えば、ニッケルめっき層及び金めっき層を積層させためっき層4A,4Bを形成する。以上のような手順でLGA型の半導体装置に用いられる配線基板が得られる。
【0011】
前記手順に沿って製造された配線基板の配線2が形成された面に、例えば、図17に示したように、半導体チップ6をフリップチップ実装させて、前記配線基板(絶縁性基材1)と半導体チップ6の間に液状の樹脂を流し込んでアンダーフィル封止すると、LGA型の半導体装置を得ることができる。
【0012】
【発明が解決しようとする課題】
しかしながら、前記従来のLGA型の半導体装置では、半導体チップを搭載する配線基板を製造する際に、前記絶縁性基材1の一主面に配線2を形成し、その配線形成面と対向する面に外部接続端子(ランド)17を形成するために、絶縁性基材1の両面に銅箔などの導電性薄膜が設けられたテープ材料を用いている。そのため、材料費が高くなるとともに、製造工程が増えるので、配線基板、半導体装置の製造コストが増大するという問題があった。
【0013】
本発明の目的は、配線基板上に半導体チップを搭載した半導体装置の薄型化が可能な技術を提供することにある。
【0014】
本発明の他の目的は、配線基板上に半導体チップを搭載した半導体装置を実装基板に実装したときの実装基板から半導体装置の上面までの高さを低くすることが可能な技術を提供することにある。
【0015】
本発明の他の目的は、LGA型の半導体装置に用いる配線基板の製造工程を簡単にし、製造コストを低減させることが可能な技術を提供することにある。
【0016】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【0017】
【課題を解決するための手段】
本発明において開示される発明の概要を説明すれば、以下のとおりである。
【0018】
(1)フィルム状の絶縁性基材の所定位置に開口部が設けられ、前記絶縁性基材の一主面上に、前記開口部を覆う接続端子を有する配線が設けられ、前記開口部の内部に前記配線の接続端子と接続される導電性部材を充填してなるLGA型半導体装置用の配線基板において、前記開口部は、前記絶縁性基材の前記一主面及びその裏面における開口端の大きさが同一であり、かつ、その側面が前記絶縁性基材の厚さ方向に垂直であり、前記導電性部材は、表面にニッケル(Ni)の薄膜層及び金(Au)の薄膜層が設けられ、かつ、これらの薄膜層を有する前記導電性部材の厚さについて、前記LGA型半導体装置を搭載する実装基板の配線上に塗布されたはんだペーストの一部が前記開口部の内部に吸い上げられるように、前記絶縁性基材の前記配線が設けられた面からの厚さが、前記絶縁性基材の厚さよりも薄くなっている配線基板である。
【0019】
前記(1)の手段によれば、前記絶縁性基材に開口部を設け、前記開口部内に配線と接続される導電性部材を設けることにより、前記導電性部材を外部装置に接続する外部接続端子として用いることができ、LGA型の半導体装置の配線基板として用いることができる。このとき、前記導電性部材の厚さを前記絶縁性基材の厚さよりも薄くすることで、外部装置と接続する外部接続端子が前記絶縁性基材から突出することを防ぎ配線基板を薄型化することができるが、前記導電性部材を薄くしすぎると、外部装置と接続する際のはんだペースト等が前記開口部内に吸い込まれずに接続不良になる可能性が高い。そのため、前記導電性部材の厚さは前記絶縁性基材の厚さの1/2以上にすることが望ましい。
【0020】
また、前記導電性部材の厚さを前記絶縁性基材の厚さよりも薄くした場合、前記開口部内にはんだペースト等を吸い上げたときに、前記開口部内に空気が残って接続不良の原因になりやすい。そのため、前記開口部の中央部の厚さが前記開口部の側壁周辺の厚さよりも薄い凹型の導電性部材を設けることにより、前記開口部内の空気が導電性部材の曲面に沿って外部に逃げやすくなり、開口部内に空気が残りボイドが生じることを低減できる。
【0021】
また、前記導電性部材には、銅(Cu)、ニッケル(Ni)、銀(Ag)等の金属を用いることができる。またこのとき、前記導電性部材の表面には、はんだとの接続性をよくするために、前記(1)の手段のように、ニッケル(Ni)の薄膜層及び金(Au)の薄膜層を設けることが望ましい。
【0022】
(2)フィルム状の絶縁性基材の所定位置に開口部が設けられ、前記絶縁性基材の一主面上に、前記開口部を覆う接続端子を有する配線が設けられ、前記開口部の内部に前記配線の接続端子と接続される導電性部材を充填してなるLGA型半導体装置用の配線基板を設け、前記配線基板の前記配線が設けられた面に半導体チップを設け、前記配線基板の配線と半導体チップの外部電極が電気的に接続され、前記半導体チップ、前記配線、前記配線と半導体チップの外部電極との接続部が封止絶縁体により封止されたLGA型半導体装置において、前記開口部は、前記絶縁性基材の前記一主面及びその裏面における開口端の大きさが同一であり、かつ、その側面が前記絶縁性基材の厚さ方向に垂直であり、前記導電性部材は、表面にニッケル(Ni)の薄膜層及び金(Au)の薄膜層が設けられ、かつ、これらの薄膜層を有する前記導電性部材の厚さについて、当該LGA型半導体装置を搭載する実装基板の配線上に塗布されたはんだペーストの一部が前記開口部の内部に吸い上げられるように、前記絶縁性基材の配線が形成された面からの厚さが、前記絶縁性基材の厚さよりも薄くなっているLGA型半導体装置である。
【0023】
前記(2)の手段によれば、前記(1)に記載された配線基板を用いることにより、前記絶縁性基材の開口部に設けられた導電性部材を外部装置との接続端子としたLGA型の半導体装置を得ることができる。そのため、従来のBGA型の半導体装置のように外部装置との接続端子が配線基板から突出することがなく、半導体装置を薄型化することができる。
【0024】
前記(2)の手段に記載された半導体装置は、前記半導体チップが、前記外部電極が形成された面と対向する面が前記配線基板と向かい合うように設けられ、前記外部電極と配線がボンディングワイヤにより接続されているフェースアップ実装型の半導体装置であっても良いし、前記半導体チップが、前記外部電極が前記配線基板と向かい合うように設けられ、前記外部電極と配線が突起導体により接続されているフェースダウン実装(フリップチップ実装)型の半導体装置であっても良い。
【0025】
また、前記導電性部材の厚さは、前記絶縁性基材から突出しないように、前記絶縁性基材の厚さと等しくするかもしくは前記絶縁性基材の厚さよりも薄くするのが良いが、前記導電性部材を薄くしすぎると、外部装置と接続する際に接続不良の原因となる。そのため、前記絶縁性基材の厚さは前記絶縁性基材の厚さの1/2以上であることが望ましい。
【0026】
また、前記導電性部材の厚さを前記絶縁性基材の厚さよりも薄くした場合、例えば、外部装置の接続端子部分に塗布されたはんだペーストが前記開口部内に吸い上げられて前記導電性部材と接続される。このとき、前記導電性部材の表面が平坦だと前記開口部内に空気が残りボイドが生じて接続不良の原因になりやすい。そのため、前記開口部の中央部の厚さが前記開口部の側壁周辺の厚さよりも薄い凹型の導電性部材を設けることにより、前記開口部内の空気が前記導電性部材の曲面に沿って開口部の外に逃げやすくなり、ボイドによる接続不良を低減させることができる。
【0027】
また、前記導電性部材は、銅(Cu)、ニッケル(Ni)、銀(Ag)により設けることが望ましい。またこのとき、前記導電性部材の表面には、はんだペーストとの接続性をよくするために、前記(2)の手段のように、ニッケル(Ni)の薄膜層及び金(Au)の薄膜層を設けることが望ましい。
【0028】
(3)フィルム状の絶縁性基材の所定位置に、パンチングにより開口部を形成する工程と、前記絶縁性基材の一主面上に導電性薄膜を形成する工程と、前記導電性薄膜をエッチングして前記開口部を覆う接続端子を有する配線を形成する工程と、前記開口部内に、前記絶縁性基材の厚さよりも薄い導電性部材を形成する工程と、前記配線及び導電性部材の表面に、ニッケル(Ni)の薄膜層及び金(Au)の薄膜層を順次形成する工程とを備えるLGA型半導体装置用の配線基板の製造方法である。
【0029】
前記(3)の手段によれば、LGA型の半導体装置に用いられる配線基板を製造する際に、前記絶縁性基材の所定位置、言い換えると、外部装置と接続する外部接続端子を形成する位置に開口部を形成し、前記開口部内に導電性部材を形成し、前記導電性部材を外部接続端子とすることにより、前記絶縁性基材の一主面(片面)に導電性薄膜を形成した片面配線テープ材料を用いてLGA型の半導体装置に用いる配線基板を製造することができる。そのため、LGA型の半導体装置に用いる配線基板を製造する工程が簡単になるとともに、材料費も低減できるため、配線基板の製造コストを低減させることができる。
【0030】
また、前記(3)の手段のように、前記導電性部材を形成したあと、前記配線及び導電性部材の表面に、ニッケル(Ni)の薄膜層及び金(Au)の薄膜層を順次形成する工程とを設けることにより、前記導電性部材と外部装置との接続信頼性をよくすることができる。
【0031】
また、前記(3)の配線基板の製造方法において、前記導電性部材を形成する工程は、電気めっき法により銅(Cu)またはニッケル(Ni)めっきを形成することにより、前記導電性部材を容易に形成することができる。また、前記導電性部材を形成する工程は、無電解めっき法によりニッケル(Ni)めっきを形成してもよい。また、その他にも、銀(Ag)または銅(Cu)の導電性ペーストを充填し、前記導電性ペーストを固化させて形成してもよい。
【0032】
また、前記導電性部材を形成する工程は、前記開口部の中央部の導電性部材の厚さが、前記開口部の側壁部周辺の厚さよりも薄い凹型に形成することにより、前記導電性部材と外部装置の接続端子との接続信頼性を向上させることができる。このとき、例えば、めっき法を用いて前記導電性部材を形成する場合には、前記導電性部材(めっき層)の平坦性をよくするためにめっき液に添加するレベラーの量を調節することにより、凹型のめっき層を形成することができる。
【0033】
以下、本発明について、図面を参照して実施の形態(実施例)とともに詳細に説明する。
【0034】
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号をつけ、その繰り返しの説明は省略する。
【0035】
【発明の実施の形態】
(実施例1)
図1及び図2は、本発明による実施例1の半導体装置の概略構成を示す模式図であり、図1は本実施例1の半導体装置の模式平面図、図2は図1のA−A’線での模式断面図である。
【0036】
図1において、1は絶縁性基材、101は開口部、2は配線、2Aは接続端子、2Bはワイヤボンド部、3は導電性部材(外部接続端子)、4A,4Bはめっき層、5は配線保護膜、6は半導体チップ、601は半導体チップの外部電極、7は接着層、8はボンディングワイヤ、9は封止絶縁体である。
【0037】
本実施例1の半導体装置は、LGA型の半導体装置であり、図1及び図2に示すように、フィルム状の絶縁性基材1の所定位置に開口部101を設け、前記絶縁性基材1の一主面に前記開口部101を覆う接続端子2Aを有する配線2を設け、前記開口部101内に導電性部材3が充填され、前記配線2の表面にめっき層4A、前記導電性部材3の表面にめっき層4Bを設け、前記配線2の所定位置(ワイヤボンド部2B)が開口されるように配線保護膜5を設けた配線基板と、前記配線基板(絶縁性基材1)の配線2が形成された面に接着層7を介して設けられた半導体チップ6と、前記半導体チップ6の外部電極601と前記配線2のワイヤボンド部2Bを接続するボンディングワイヤ8と、前記半導体チップ6、ボンディングワイヤ8、及び前記ワイヤボンド部2Bとボンディングワイヤ8の接続部を封止する封止絶縁体9により構成されている。また、前記半導体チップ6は、図2に示すように、外部電極601が設けられた面と対向する面が前記配線基板と向かい合うように設けられている。
【0038】
前記導電性部材3は、前記半導体装置をマザーボード等の実装基板や外部装置と接続する際の外部接続端子として用いられ、例えば、銅(Cu)、ニッケル(Ni)、銀(Ag)等からなる。また、前記導電性部材3は、図2に示すように、前記絶縁性基材1の配線形成面からの厚さが、前記絶縁性基材1の厚さよりも薄くなるように設けられており、前記導電性部材3の表面に形成されるめっき層4Bが、前記絶縁性基材1の配線形成面と対向する面から突出しないように設けられている。
【0039】
また、前記配線2の表面に設けられるめっき層4A及び前記導電性部材3の表面に設けられるめっき層4Bはそれぞれ、ニッケル(Ni)めっき層及び金(Au)めっき層が積層されている。
【0040】
図3及び図4は、本実施例1の半導体装置の製造方法を説明するための模式図であり、図3(a)、図3(b)、及び図3(c)は本実施例1の半導体装置に用いる配線基板を製造する各工程での模式断面図、図4は半導体装置の製造工程における模式断面図である。なお、図3(a)、図3(b)、図3(c)、及び図4の断面は、図1のA−A’線での断面と対応している。
【0041】
まず、ポリイミドテープ等の絶縁性基材1の一主面に、銅等の導電性薄膜を形成し、前記絶縁性基材1の所定位置にレーザ等で開口部101を形成した後、前記導電性薄膜をエッチングして図1及び図3(a)に示したような、前記開口部101を覆う接続端子2Aを有する配線2を形成する。また、前記配線2の一端には、図1に示したように、ボンディングワイヤを接続するためのワイヤボンド部2Bが形成されている。前記ワイヤボンド部2Bは形成されていない場合もある。また、前記開口部101は、外部装置と接続する外部接続端子として用いる導電性部材3を形成するため、例えば、直径200μmから500μm程度に開口される。
【0042】
また、前記開口部101及び配線2を形成する方法は、前記手順に限らず、例えば、前記絶縁性基材1の一主面に接着層(図示しない)を形成し、金型による打ちぬき加工で前記絶縁性基材1及び接着層の所定位置に開口部101を形成した後、銅箔などの導電性薄膜を前記接着層により前記絶縁性基材1に接着し、前記導電性薄膜をエッチングして前記配線2を形成してもよい。
【0043】
次に、例えば、電気銅めっき法を用いて、前記開口部101内に導電性部材3を形成する。このとき、前記導電性部材3の厚さが、前記絶縁性基材の厚さの半分(1/2)以上の厚さになるように形成する。また、前記導電性部材3は、電気銅めっき法による銅めっきに限らず、例えば、電気メッキ法、無電解めっき法などによりニッケル(Ni)めっきを形成してもよいし、銀(Ag)ペーストまたは銅(Cu)ペースト等の導電性ペーストを前記開口部101の内部に印刷、あるいは塗布し、加熱、固化させて形成してもよい。
【0044】
次に、前記配線2の表面のめっき層4A、及び前記導電性部材3の表面のめっき層4Bを形成し、図3(c)に示すように、前記絶縁性基材1の配線2が形成された面に、前記配線2のボンディングワイヤを接続するワイヤボンド部2Bの周辺が開口された配線保護膜5を形成する。前記めっき層4A,4Bは、例えば、電気めっき法、無電解めっき法により厚さ約1μmのニッケルめっき層を形成した後、無電解めっき法により厚さ約0.5μmの金めっき層を形成する。また、前記配線保護膜5は、例えば、ソルダーレジストやフォトソルダーレジストにより形成される。
【0045】
以上のような手順で、本実施例1の半導体装置に用いる配線基板を得ることができる。
【0046】
次に、図4に示すように、前記手順に沿って製造された配線基板の配線2が
成された面に接着層7により半導体チップ6を接着する。このとき、前記半導体チップ6は、フェースアップ実装、言い換えると、外部電極601が形成された面と対向する面が前記配線基板と向かい合うように接着されている。次に前記半導体チップ6の外部電極601と前記配線2のワイヤボンド部2Bをボンディングワイヤ8で接続する。
【0047】
その後、前記半導体チップ6、ボンディングワイヤ8、前記配線2とボンディングワイヤ8の接続部をエポキシ系の熱硬化性樹脂などの封止絶縁体9で封止し、前記絶縁性基材1を所定の位置で切断すると、図1及び図2に示したようなLGA型の半導体装置を得ることができる。
【0048】
以上のような手順で製造された半導体装置は、前記絶縁性基材1の開口部101内に形成された導電性部材3を、マザーボード等の実装基板や外部装置との接続する外部接続端子として用いることができるLGA型の半導体装置である。そのため、従来のBGA型の半導体装置と比べ、ボール端子の高さ分だけ半導体装置を薄型化することができる。
【0049】
図5は、本実施例1の半導体装置を実装基板に実装した様子を示す模式断面図である。図5において、10は実装基板、11は実装基板上の配線、12ははんだペーストである。
【0050】
前記手順に沿って製造された半導体装置を実装基板10に実装するときには、図5に示すように、実装基板10上に設けられた配線11上に、例えば、はんだペースト12のような導電性ペーストを塗布、または印刷し、前記配線11と前記半導体装置の導電性部材3を位置あわせして実装し、前記はんだペースト12を加熱、固化させて接続する。このとき、前記導電性部材3は前記絶縁性基材1から突出していないため、従来のBGA型の半導体装置のようにボール端子を用いて接続する場合に比べ、前記半導体装置を実装したときの実装面10Aから前記絶縁性基材1までの高さを低くすることができる。
【0051】
以上説明したように、本実施例1によれば、絶縁性基材1の所定位置に開口部101を形成し、前記開口部101内にめっき法などを用いて導電性部材3を形成することにより、前記導電性部材3を実装基板や外部装置と接続する外部接続端子として用いることができるので、従来のBGA型の半導体装置に比べ、ボール端子の高さ分だけ半導体装置を薄型化することができる。
【0052】
また、前記絶縁性基材1の開口部101内の導電性部材3を外部接続端子として用いるため、前記絶縁性基材1の片面だけに導電性薄膜が設けられた片面銅箔付きテープ材料を用いて前記LGA型の半導体装置の配線基板を製造することができる。そのため、従来のLGA型の半導体装置に用いる配線基板のように、前記絶縁性基材1の両面に銅箔が設けられた両面銅箔テープ材料を用いた場合に比べ、材料費が安くなるとともに、製造工程が簡単になるので、前記LGA型の半導体装置に用いる配線基板の製造コストを低減させることができる。
【0053】
図6乃至図8は、前記実施例1の半導体装置の変形例を説明するための模式断面図で、図6は半導体装置の概略構成を示す模式断面図、図7は図6の半導体装置を実装基板に実装した様子を示す模式断面図、図8は別の変形例の半導体装置の概略構成を示す模式断面図である。
【0054】
前記実施例1のLGA型の半導体装置では、図2に示すように、前記絶縁性基材1の開口部101内に設けられた導電性部材3とその表面のめっき層4Bの厚さが、前記絶縁性基材1の厚さと等しくなっているが、これに限らず、前記導電性部材3とその表面のめっき層4Bの厚さが前記絶縁性基材1の厚さより薄く、前記開口部101内が凹型にくぼんでいてもよい。
【0055】
図6に示したような、前記導電性部材3の厚さが前記絶縁性基材1の厚さよりも薄い半導体装置を実装基板10に実装した場合、前記実装基板10上の配線11に塗布されたはんだペースト12の一部が、図7に示すように、前記開口部101内に吸い上げられて接続される。そのため、前記実施例1の半導体装置に比べ、前記実装基板10の実装面10Aから配線基板(絶縁性基材1)までの高さを低くできる。また、前記はんだペースト12の一部が前記開口部101内に吸い上げられているため、実装基板10の実装面10Aの水平面内方向の応力に対する接続信頼性も向上すると考えられる。
【0056】
また、図6に示すように、前記導電性部材3の厚さを薄くすることで、例えば、めっき法を用いて前記導電性部材3を形成するときなどは、めっきの成長時間が短縮でき、配線基板の製造時間を短縮することができる。また、導電性部材の量が少なくてよいため、材料費も低減され、前記実施例1の場合に比べてより製造コストを低減させることができる。
【0057】
また、図6に示したように、前記導電性部材3の厚さを前記絶縁性基材1の厚さよりも薄くし、前記開口部101内にはんだペースト12を吸い上げるとき、前記導電性部材3(めっき層4B)の表面が平坦だと、前記開口部101の側壁部に空気が残ってボイドとなり接続不良の原因となりやすい。そのため、図8に示すように、前記導電性部材3及びめっき層4Bの表面4B’が凹型になるようにすることにより前記開口部101内の空気が前記導電性部材3の表面4B’に沿って開口部101の外に逃げやすくなり、ボイドによる接続不良を低減させることができる。
【0058】
(実施例2)
図9及び図10は、本発明による実施例2の半導体装置の概略構成を示す模式図であり、図9は本実施例2の半導体装置の模式平面図、図10は図9のB−B’線での模式断面図である。
【0059】
図9及び図10において、1は絶縁性基材、101は開口部、2は配線、2Aは接続端子、2Bはワイヤボンド部、3は導電性部材(外部接続端子)、4A,4Bはめっき層、6は半導体チップ、601は半導体チップの外部電極、9は封止絶縁体、13は突起導体(バンプ)である。
【0060】
本実施例2の半導体装置は、LGA型の半導体装置であり、図9及び図10に示すように、フィルム状の絶縁性基材1の所定位置に開口部101を設け、前記絶縁性基材1の一主面に前記開口部101を覆う接続端子2Aを有する配線2を設け、前記開口部101内に導電性部材3が充填され、前記配線2の表面にめっき層4A、前記導電性部材3の表面にめっき層4Bを設けた配線基板と、前記配線基板(絶縁性基材1)の配線2が形成された面に設けられた半導体チップ6と、前記半導体チップ6の外部電極601と前記配線2を接続する突起導体(バンプ)13と、前記半導体チップ6、突起導体13、及び前記配線2と突起導体13の接続部を封止する封止絶縁体9により構成されている。また、前記半導体チップ6は、図10に示すように、外部電極601が設けられた面が前記配線基板と向かい合うように設けられている。
【0061】
前記導電性部材3は、前記半導体装置をマザーボード等の実装基板や外部装置と接続する際の外部接続端子として用いられ、例えば、銅(Cu)、ニッケル(Ni)、銀(Ag)等からなる。また、前記導電性部材3は、図10に示すように、前記絶縁性基材1の配線形成面からの厚さが、前記絶縁性基材1の厚さよりも薄くなるように設けられており、前記導電性部材3の表面に形成されるめっき層4Bが、前記絶縁性基材1の配線形成面と対向する面から突出しないように設けられている。
【0062】
また、前記配線2の表面に設けられるめっき層4A及び前記導電性部材3の表面に設けられるめっき層4Bはそれぞれ、ニッケル(Ni)めっき層及び金(Au)めっき層が積層されている。
【0063】
本実施例2の半導体装置に用いられる配線基板は、前記実施例1で説明した配線基板の製造方法と同様の手順で製造されるため、その説明は省略する。
【0064】
前記実施例1で説明した手順に沿って配線基板を形成した後、前記絶縁性基材1(配線基板)の配線2が形成された面に半導体チップ6を設け、前記半導体チップ6の外部電極601が前記配線2と向かい合うようにして位置合わせをし、前記外部電極601と配線2を、金バンプなどの突起導体13で接続する。前記突起導体13は、前記半導体チップ6の外部電極601上に形成しておいてもよいし、前記配線2上に形成しておいてもよい。
【0065】
前記配線基板上に半導体チップ6をフリップチップ実装したあと、前記配線基板と半導体チップの間に液状の樹脂、例えば、エポキシ系の熱硬化性樹脂等の封止絶縁体を流し込み、硬化させて封止し、前記絶縁性基材1を所定位置で切断すると、図9及び図10に示したような半導体装置を得ることができる。
【0066】
図11は、本実施例2の半導体装置を実装基板に実装した例を示す模式断面図である。
【0067】
前記手順に沿って製造された半導体装置を実装基板10に実装するときには、図11に示すように、実装基板10上に設けられた配線11上に、例えば、はんだペースト12のような導電性ペーストを塗布、または印刷し、前記配線11と前記半導体装置の導電性部材3を位置あわせして実装し、前記はんだペースト12を加熱、固化させて接続する。このとき、前記導電性部材3は前記絶縁性基材1から突出していないため、従来のBGA型の半導体装置のようにボール端子を用いて接続する場合に比べ、前記半導体装置を実装したときの実装面10Aから絶縁性基材1までの高さを低くすることができる。そのため、前記半導体装置を薄型化し、実装したときの実装高さを低くすることができる。
【0068】
以上説明したように、本実施例2によれば、絶縁性基材1の所定位置に開口部101を形成し、前記開口部101内にめっき法などを用いて導電性部材3を形成することにより、前記導電性部材3を実装基板や外部装置と接続する外部接続端子として用いることができるので、従来のBGA型の半導体装置に比べ、ボール端子の高さ分だけ半導体装置を薄型化することができる。
【0069】
また、前記絶縁性基材1の開口部101内の導電性部材3を外部接続端子として用いるため、前記絶縁性基材1の片面だけに導電性薄膜が設けられた片面銅箔付きテープ材料を用いて前記LGA型の半導体装置の配線基板を製造することができる。そのため、従来のLGA型の半導体装置に用いる配線基板のように、前記絶縁性基材1の両面に銅箔が設けられた両面銅箔テープ材料を用いた場合に比べ、材料費が安くなるとともに、製造工程が簡単になるので、前記LGA型の半導体装置に用いる配線基板の製造コストを低減させることができる。
【0070】
図12乃至図14は、前記実施例1の半導体装置の変形例を説明するための模式断面図で、図12は半導体装置の概略構成を示す模式断面図、図13及び図14は別の変形例の半導体装置の概略構成を示す模式断面図である。
【0071】
前記実施例1のLGA型の半導体装置では、図10に示すように、前記絶縁性基材1の開口部101内に設けられた導電性部材3とその表面のめっき層4Bの厚さが、前記絶縁性基材1の厚さと等しくなっているが、これに限らず、前記導電性部材3とめっき層4Bの厚さが前記絶縁性基材1の厚さより薄く、前記開口部101内が凹型にくぼんでいてもよい。
【0072】
図12に示したような、前記導電性部材3の厚さが前記絶縁性基材1の厚さよりも薄い半導体装置を実装基板10に実装した場合、前記実装基板10上の配線11に塗布されたはんだペースト12の一部が、前記開口部101内に吸い上げられて接続される。そのため、前記実施例1の半導体装置に比べ、前記実装基板10の実装面10Aから配線基板(絶縁性基材1)までの高さを低くできる。また、前記はんだペースト12の一部が前記開口部101内に吸い上げられているため、実装基板10の実装面10Aの水平面内方向の応力に対する接続信頼性も向上すると考えられる。
【0073】
また、図12に示すように、前記導電性部材3の厚さを薄くすることで、例えば、めっき法を用いて前記導電性部材3を形成するときなどは、めっきの成長時間が短縮でき、配線基板の製造時間を短縮することができる。また、導電性部材の量が少なくてよいため、材料費も低減され、前記実施例2の場合に比べてより製造コストを低減させることができる。
【0074】
また、図12に示したように、前記導電性部材3の厚さを前記絶縁性基材1の厚さよりも薄くし、前記開口部101内にはんだペースト12を吸い上げるとき、前記導電性部材3(めっき層4B)の表面が平坦だと、前記開口部101の側壁部に空気が残ってボイドとなり接続不良の原因となりやすい。そのため、図13に示すように、前記導電性部材3’及びその表面のめっき層4Bの表面4B’が凹型になるようにすることにより前記開口部101内の空気が前記導電性部材3の表面に沿って開口部101の外に逃げやすくなり、ボイドによる接続不良を低減させることができる。
【0075】
また、前記実施例2の半導体装置は、前記半導体チップ6をフリップチップ接合させたあと、前記配線基板(絶縁性基材1)と半導体チップ6の間に封止絶縁体9を流し込んで封止しているが、これに限らず、例えば、図14に示すように、例えば、NCFやACFなどのシート状の封止材14を配線基板上に形成したあと、前記外部電極601上にスタッドバンプ等の突起導体13を形成した半導体チップ6をフリップチップ接続させてもよい。このとき、前記突起導体13で前記封止材11を押しのけて突起導体13と配線2を接続させるとともに、前記半導体チップ6が配線基板(絶縁性基材1)に接着される。
【0076】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることはもちろんである。
【0077】
【発明の効果】
本発明において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0078】
(1)配線基板上に半導体チップを搭載した半導体装置の薄型化ができる。
【0079】
(2)配線基板上に半導体チップを搭載した半導体装置を実装基板に実装したときの実装基板から半導体装置の上面までの高さを低くすることができる。
【0080】
(3)LGA型の半導体装置に用いる配線基板の製造工程を簡単にし、製造コストを低減させることができる。
【図面の簡単な説明】
【図1】本発明による実施例1の半導体装置の概略構成を示す模式平面図である。
【図2】図1のA−A’線での模式断面図である。
【図3】本実施例1の半導体装置の製造方法を説明するための模式断面図であり、図3(a)、図3(b)、及び図3(c)はそれぞれ、配線基板の各製造工程における模式断面図である。
【図4】本実施例1の半導体装置の製造方法を説明するための模式断面図である。
【図5】本実施例1の半導体装置を実装基板に実装した様子を示す模式断面図である。
【図6】前記実施例1の半導体装置の変形例を示す模式断面図である。
【図7】図6に示した半導体装置を実装基板に実装した様子を示す模式断面図である。
【図8】前記実施例1の半導体装置の別の変形例を示す模式断面図である。
【図9】本発明による実施例2の半導体装置の概略構成を示す模式平面図である。
【図10】図9のB−B’線での模式断面図である。
【図11】本実施例2の半導体装置を実装基板に実装した様子を示す模式断面図である。
【図12】前記実施例2の半導体装置の変形例を示す模式断面図である。
【図13】前記実施例2の半導体装置の別の変形例を示す模式断面図である。
【図14】前記実施例2の半導体装置の別の変形例を示す模式断面図である。
【図15】従来のBGA型の半導体装置の概略構成を示す模式図であり、図15(a)は半導体装置の模式平面図、図15(b)は図15(a)のC−C’線での模式断面図である。
【図16】BGA型の半導体装置の課題を説明するための模式断面図である。
【図17】従来のLGA型の半導体装置の概略構成を示す模式断面図である。
【図18】従来のLGA型の半導体装置に用いられる配線基板の製造方法を説明するための模式断面図であり、図18(a)、図18(b)、及び図18(c)はそれぞれ、各製造工程における模式断面図である。
【符号の説明】
1 絶縁性基材
101 外部接続端子形成用の開口部
102 ビア孔
2 配線
2A 接続端子
2B ワイヤボンド部
3 導電性部材(外部接続端子)
4A,4B めっき層
5 配線保護膜
6 半導体チップ
601 半導体チップの外部電極
6A 半導体チップの表面
7 接着層
8 ボンディングワイヤ
9 封止絶縁体
10 実装基板
10A 実装基板の実装面
11 実装基板上の配線
12 はんだ接合材(はんだペースト)
13 突起導体(バンプ)
14 シート状の封止材
15 スルーホールめっき
16 ボール端子
17 外部接続端子
18 導電性薄膜層
Claims (15)
- フィルム状の絶縁性基材の所定位置に開口部が設けられ、前記絶縁性基材の一主面上に、前記開口部を覆う接続端子を有する配線が設けられ、前記開口部の内部に前記配線の接続端子と接続される導電性部材を充填してなるLGA型半導体装置用の配線基板において、
前記開口部は、前記絶縁性基材の前記一主面及びその裏面における開口端の大きさが同一であり、かつ、その側面が前記絶縁性基材の厚さ方向に垂直であり、
前記導電性部材は、表面にニッケル(Ni)の薄膜層及び金(Au)の薄膜層が設けられ、かつ、これらの薄膜層を有する前記導電性部材の厚さについて、前記LGA型半導体装置を搭載する実装基板の配線上に塗布されたはんだペーストの一部が前記開口部の内部に吸い上げられるように、前記絶縁性基材の前記配線が設けられた面からの厚さが、前記絶縁性基材の厚さよりも薄くなっていることを特徴とする配線基板。 - 前記請求項1に記載の配線基板において、
前記導電性部材の厚さが、前記絶縁性基材の厚さの1/2以上であることを特徴とする配線基板。 - 前記請求項1または2に記載の配線基板において、
前記導電性部材は、前記開口部の中央部の厚さが前記開口部の側壁周辺の厚さよりも薄いことを特徴とする配線基板。 - 前記請求項1乃至3のいずれか1項に記載の配線基板において、
前記導電性部材は、銅(Cu)、ニッケル(Ni)、銀(Ag)のいずれか1つからなることを特徴とする配線基板。 - フィルム状の絶縁性基材の所定位置に開口部が設けられ、前記絶縁性基材の一主面上に、前記開口部を覆う接続端子を有する配線が設けられ、
前記開口部の内部に前記配線の接続端子と接続される導電性部材を充填してなるLGA型半導体装置用の配線基板を設け、前記配線基板の前記配線が設けられた面に半導体チップを設け、
前記配線基板の配線と半導体チップの外部電極が電気的に接続され、前記半導体チップ、前記配線、前記配線と半導体チップの外部電極との接続部が封止絶縁体により封止されたLGA型半導体装置において、
前記開口部は、前記絶縁性基材の前記一主面及びその裏面における開口端の大きさが同一であり、かつ、その側面が前記絶縁性基材の厚さ方向に垂直であり、
前記導電性部材は、表面にニッケル(Ni)の薄膜層及び金(Au)の薄膜層が設けられ、かつ、これらの薄膜層を有する前記導電性部材の厚さについて、当該LGA型半導体装置を搭載する実装基板の配線上に塗布されたはんだペーストの一部が前記開口部の内部に吸い上げられるように、前記絶縁性基材の配線が形成された面からの厚さが、前記絶縁性基材の厚さよりも薄くなっていることを特徴とするLGA型半導体装置。 - 前記請求項5に記載のLGA型半導体装置において、
前記半導体チップは、前記外部電極が形成された面と対向する面が前記配線基板と向かい合うように設けられ、
前記外部電極と配線がボンディングワイヤにより接続されていることを特徴とするLGA型半導体装置。 - 前記請求項5に記載のLGA型半導体装置において、
前記半導体チップは、前記外部電極が前記配線基板と向かい合うように設けられ、前記外部電極と配線が突起導体により接続されていることを特徴とするLGA型半導体装置。 - 前記請求項5乃至7のいずれか1項に記載のLGA型半導体装置において、
前記導電性部材の厚さが、前記絶縁性基材の厚さの1/2以上であることを特徴とするLGA型半導体装置。 - 前記請求項5乃至8のいずれか1項に記載のLGA型半導体装置において、
前記導電性部材は、前記開口部の中央部の厚さが前記開口部の側壁周辺の厚さよりも薄いことを特徴とするLGA型半導体装置。 - 前記請求項5乃至9のいずれか1項に記載のLGA型半導体装置において、
前記導電性部材は、銅(Cu)、ニッケル(Ni)、銀(Ag)のいずれか1つからなることを特徴とするLGA型半導体装置。 - フィルム状の絶縁性基材の所定位置に、パンチングにより開口部を形成する工程と、
前記絶縁性基材の一主面上に導電性薄膜を形成する工程と、
前記導電性薄膜をエッチングして前記開口部を覆う接続端子を有する配線を形成する工程と、
前記開口部内に、前記絶縁性基材の厚さよりも薄い導電性部材を形成する工程と、
前記配線及び導電性部材の表面に、ニッケル(Ni)の薄膜層及び金(Au)の薄膜層を順次形成する工程とを備えることを特徴とするLGA型半導体装置用の配線基板の製造方法。 - 前記請求項11に記載の配線基板の製造方法において、
前記導電性部材を形成する工程は、電気めっき法により銅(Cu)またはニッケル(Ni)めっきを形成することを特徴とする配線基板の製造方法。 - 前記請求項11に記載の配線基板の製造方法において、
前記導電性部材を形成する工程は、無電解めっき法によりニッケル(Ni)めっきを形成することを特徴とする配線基板の製造方法。 - 前記請求項11に記載の配線基板の製造方法において、
前記導電性部材を形成する工程は、前記開口部内に、銀(Ag)または銅(Cu)の導電性ペーストを充填し、前記導電性ペーストを固化させて形成することを特徴とする配線基板の製造方法。 - 前記請求項11乃至14のいずれか1項に記載の配線基板の製造方法において、
前記導電性部材を形成する工程は、前記開口部の中央部の導電性部材の厚さが、前記開口部の側壁部周辺の厚さよりも薄くなるように形成することを特徴とする配線基板の製造方法。
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| KR100505665B1 (ko) * | 2003-01-14 | 2005-08-03 | 삼성전자주식회사 | 테스트용 패드가 이면에 형성된 테이프 패키지 및 그검사방법 |
| US20050194665A1 (en) * | 2003-01-21 | 2005-09-08 | Huang Chien P. | Semiconductor package free of substrate and fabrication method thereof |
| US20050056458A1 (en) * | 2003-07-02 | 2005-03-17 | Tsuyoshi Sugiura | Mounting pad, package, device, and method of fabricating the device |
| US20050077080A1 (en) * | 2003-10-14 | 2005-04-14 | Adesoji Dairo | Ball grid array (BGA) package having corner or edge tab supports |
| JP2005311321A (ja) * | 2004-03-22 | 2005-11-04 | Sharp Corp | 半導体装置およびその製造方法、並びに、該半導体装置を備えた液晶モジュールおよび半導体モジュール |
| JP2006019361A (ja) * | 2004-06-30 | 2006-01-19 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
| TWI240393B (en) * | 2004-09-29 | 2005-09-21 | Siliconware Precision Industries Co Ltd | Flip-chip ball grid array chip packaging structure and the manufacturing process for the same |
| US7332801B2 (en) * | 2004-09-30 | 2008-02-19 | Intel Corporation | Electronic device |
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| JP2006186321A (ja) * | 2004-12-01 | 2006-07-13 | Shinko Electric Ind Co Ltd | 回路基板の製造方法及び電子部品実装構造体の製造方法 |
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| US20090166858A1 (en) * | 2007-12-28 | 2009-07-02 | Bchir Omar J | Lga substrate and method of making same |
| US20090166889A1 (en) * | 2007-12-31 | 2009-07-02 | Rajen Murugan | Packaged integrated circuits having surface mount devices and methods to form packaged integrated circuits |
| DE202008016722U1 (de) | 2008-12-18 | 2009-02-26 | Robert Bosch Gmbh | Vorrichtung mit einem Substrat und zumindest einem Bondpad |
| US8367473B2 (en) * | 2009-05-13 | 2013-02-05 | Advanced Semiconductor Engineering, Inc. | Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof |
| US8288869B2 (en) * | 2009-05-13 | 2012-10-16 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with substrate having single metal layer and manufacturing methods thereof |
| US20100289132A1 (en) * | 2009-05-13 | 2010-11-18 | Shih-Fu Huang | Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package |
| TW201041105A (en) * | 2009-05-13 | 2010-11-16 | Advanced Semiconductor Eng | Substrate having single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package |
| TWI425603B (zh) * | 2009-09-08 | 2014-02-01 | 日月光半導體製造股份有限公司 | 晶片封裝體 |
| US8786062B2 (en) * | 2009-10-14 | 2014-07-22 | Advanced Semiconductor Engineering, Inc. | Semiconductor package and process for fabricating same |
| US20110084372A1 (en) | 2009-10-14 | 2011-04-14 | Advanced Semiconductor Engineering, Inc. | Package carrier, semiconductor package, and process for fabricating same |
| KR101089647B1 (ko) * | 2009-10-26 | 2011-12-06 | 삼성전기주식회사 | 단층 패키지 기판 및 그 제조방법 |
| KR20110059054A (ko) * | 2009-11-27 | 2011-06-02 | 삼성전기주식회사 | 집적 수동 소자 어셈블리 |
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