KR20020050112A - 배선 기판, 반도체 장치 및 배선 기판의 제조방법 - Google Patents
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Abstract
본 발명은, 개구가 필름형 절연성 기판의 소정 위치에 정의되고, 그 개구를 덮는 접속단자를 구비한 전기 배선이 절연성 기판의 주요 평면에 설치되고, 전기 배선의 접속단자와 접속되는 도전성 부재가 개구 내측에 설치되는 배선 기판에 있어서, 도전성 부재는, 절연성 기판의 전기 배선이 형성된 표면으로부터의 두께가 절연성 기판의 두께보다 얇은 것을 특징으로 한다.
Description
본 발명은 배선 기판, 반도체 장치 및 배선 기판 제조방법에 관한 것으로, 특히 LGA(Land Grid Array)형 반도체 장치에 적용된 효과적인 기술에 관한 것이다.
지금까지, 볼형 범프(볼 단자)가, 반도체 장치를 마더 보드와 같은 실장 기판 또는 반도체 칩이 배선 기판에 실장되는 것과 같은 외부 장치에 반도체 장치를 접속하기 위한 외부 접속단자로서 연결되는 CSP(Chip Scale Package)형의 반도체 장치가 있었다.
예를 들면, 상술한 CSP형 반도체 장치는, 도 1a 및 1b에 도시된 것처럼, 폴리이미드 테이프와 같은 절연성 기판(1)의 제 1 주요 평면(앞측)에 전기 배선(2)과외부 접속단자(2A)가 설치된 배선 기판이 놓이고, 예를 들면, 상술한 배선 기판의 전기 배선(2)이 돌기 도체(conductor)(13)를 통해 외부 전극(601)과 연결되는 경우 그 외부 전극(601)이 상기 표면에 대향하도록 배선 기판(절연성 기판(1))의 전기 배선(2)이 형성된 표면 위에 반도체 칩이 실장되도록 배치된다. 도 1b는 도 1a의 선 C-C'을 따라 자른 단면도이다. 더욱이, 배선 기판(절연성 기판(1))과 반도체 칩(6) 사이의 갭은, 예를 들면 상술한 반도체 장치에서의 에폭시계 열경화성 수지 등으로 이루어진 봉지 절연체(9)에 의해 하부 충전 봉지되어 있다. 게다가, 볼 단자를 접속하기 위한 개구(101)는, 예를 들면, 외부 접속단자(2)가 설치되어 개구(101) 둘레에 형성된 관통 홀 도금층(15)에 의해 제 1 주요 평면에 대향된 제 2 주요 평면 또는 개구(101) 내측에 충전된 도전부재로 안내되는 장소인 절연성 기판(1)의 소정 위치에 형성된다. 예를 들면, Pb-Sn계 땜납 등으로 이루어진 볼 단자(16)는 개구(101)에 접속된다.
그러나, 상술한 CSP형 반도체 장치의 경우, CSP형 반도체 장치의 볼 단자(16)가 도 2에 도시된 것처럼 반도체 장치를 실장하는 마더 보드와 같은 실장 기판상의 전기 배선(11)과 접속될 때, 상술한 실장 기판(10)의 실장 표면(10A)으로부터 반도체 장치의 반도체 칩(6)의 상면(6A)까지 연장하는 높이 t는, 상술한 볼 단자(16)의 높이 t'에 대응한 양만큼 더 높다. 이 때문에, 상술한 CSP형 반도체 장치를 실장한 실장 기판(10)을 수납하는 수납용기(케이싱)는 더 두꺼워져, 반도체 장치의 크기를 감소시키는 것이 어렵다.
또한, 반도체 칩(6)이 배선 기판에 플립칩 접합되는 경우 상술한 반도체칩(6)의 외부 전극(601)은 돌기 도체(13)에 의해 전기 배선(2)과 접속되므로, 절연성 기판으로부터 반도체 칩(6)의 회로 형성 표면까지 연장하는 거리(스탠드오프)가 커져, 반도체 장치는 두꺼워지므로, 그 반도체 장치를 두껍게 하는데 어렵다.
이러한 접속에서, 반도체 장치의 외관이 보다 두꺼워지는 것을 방지하는 하나의 방법으로서 평면적인 외부 접속 단자가 상기 볼 단자(16)의 위치에 설치되는 LGA형 반도체 장치이다. 상술한 LGA형 반도체 장치에서, 전기 배선(2)이 절연성 기판(1)의 주요 평면에 형성되고, 외부 접속단자(랜드)(17)가 상술한 절연성 기판(1)의 전기 배선을 도 3에 도시된 것처럼 형성한 표면에 대향된 표면에 형성된다. 이 경우에, 전기 배선(2)은 상술한 절연성 기판(1)에 정의된 비아 홀(102) 주위에 형성된 관통 홀 도금층(15)에 의해 랜드(17)와 전기적으로 접속된다. 이 랜드(17)의 외주는, 솔더 레지스트와 같은 보호막으로 피복되어도 된다. 상술한 LGA형 반도체 장치의 경우에, 도금층(4B)은 랜드(17)의 표면에 좋은 땜납 접속성을 갖는 니켈 도금층과 금 도금층을 적층하여서 설치된다. 이러한 관점에서, 땜납 페이스트 등은, 상술한 랜드(17) 표면의 소정 위치 또는 실장 기판(10)상의 전기 배선(11)에 미리 도포되어, 반도체 장치가 실장된다.
이러한 LGA형 반도체 장치의 경우, CSP형 반도체 장치에서처럼 볼 단자(16)가 없으므로, 반도체 장치가 실장 기판(10)에 실장되는 경우 반도체 장치의 높이가 감소될 수 있으므로, 본 반도체 장치는 상술한 CSP형 반도체 장치의 것보다 얇게 만들 수 있다.
후술하는 것처럼, 상술한 LGA형 반도체 장치에 사용된 배선 기판이 설명되어있다. 먼저, 동박 등으로 이루어진 도전성 박막(18)이 폴리이미드 테이프 등으로 이루어진 절연성 기판의 양 주요 평면에 형성되고, 양 주요 평면의 일측의 도전성 박막이 에칭되어 외부 접속단자(17)를 형성하고, 도 4a에 도시된 것처럼 레이저 등에 의해 상술한 외부 접속단자(17)의 소정 위치에 비아 홀(102)을 정의한다.
이후, 도 4b에 도시된 것처럼, 그 비아 홀(102) 주위에 관통 홀 도금층(15)을 형성하고, 상술한 외부 접속단자(17)가 예를 들면, 부가 도금법 등의 방법의 사용에 의해 형성된 표면에 대향된 표면에 도전성 박막층(18)으로 전기 배선(2)을 형성한다. 이 경우에, 상술한 비아 홀(102)에서의 관통 홀 도금층(15)에 접속된 접속단자(2A)가 그 전기 배선(2)에 형성된다.
그래서, 도 4c에 도시된 것처럼, 예를 들면, 니켈 도금층과 금 도금층을 적층하여 형성된 도금층 4A는 상술한 전기 배선(2)의 표면에 형성됨과 동시에, 예를 들면 니켈 도금층과 금 도금층을 적층하여 형성된 도금층 4B는 상술한 외부 접속단자(17)의 표면에 형성된다. LGA형 반도체 장치에 사용된 배선 기판은, 상술한 것과 같은 과정에 따라 얻어진다.
이를테면, 반도체 장치(6)는, 상술한 과정에 따라 제조된 배선 기판의 전기 배선(2)을 형성한 표면에 플립칩 실장을 하는 것이 요구되고, 액체 수지는, 상술한 전기 배선(절연성 기판(1))과 반도체 칩(6) 사이에 쏟아 부어져 하부 충전 봉지를 완성하여, 도 3에 도시된 것처럼 LGA형 반도체 장치를 얻을 수 있다.
그러나, 도 1에 도시된 CSP형 반도체 장치에서는, 볼 단자들(16) 서로가 접촉하지 않도록 개구(101) 사이에 특정 간격을 유지할 필요가 있다. 또한, 이와 같은 경우는, 외부 접속단자(랜드)(17) 서로가 접촉하지 않도록 비아 홀(102) 사이에 특정 간격을 유지할 필요가 있는 도 3에 도시된 LGA형 반도체 장치에서 관찰된다. 이러한 관점에서, 비아 홀(102)은 임의의 상술한 반도체 장치의 경우에 구조적인 관점으로부터 특정 간격을 갖고서 형성되고, 그렇지 않으면 그 패키지의 크기를 감소시키는 단점이 생긴다.
또한, 상술한 종래의 LGA형 반도체 장치에서는, 절연성 기판(1)의 주요 평면에 전기 배선(2)을 형성하고, 반도체 칩을 실장하기 위한 배선 기판을 제조하는 경우에 전기 배선을 형성한 표면에 대향한 표면에 외부 접속단자(랜드)(17)를 형성한다. 이 구성에서는, 동박과 같은 도전성 박막이 절연성 기판(1)의 대향면에 설치되는 테이프 재료를 이용하였다. 이 때문에, 그 재료 비용이 증가하고, 게다가 그 제조 공정이 늘어난 배선 기판과 반도체 장치의 제조 비용이 증가한다는 문제점이 있었다.
따라서, 본 발명의 목적은, 배선 기판에 반도체 칩을 실장한 반도체 장치를 얇게 할 수 있는 기술을 제공하는데 있다.
본 발명의 다른 목적은, 배선 기판에 반도체 칩을 실장한 반도체 장치가 실장 기판에 실장되는 경우에 실장 기판으로부터 그 반도체 장치의 상면까지 연장하는 높이를 감소시킬 수 있는 기술을 제공하는데 있다.
또한, 본 발명의 또 다른 목적은, LGA형 반도체 장치에 사용된 배선 기판의제조단계를 단순화하고 그 제조 비용을 감소시킬 수 있는 기술을 제공하는데 있다.
도 1은 종래의 CSP형 반도체 장치를 각각 나타낸 개략도로서, 도 1a는 반도체 장치를 나타낸 평면도, 도 1b는 도 1a의 선 C-C'에 따른 개략적인 단면도,
도 2는 CSP형 반도체 장치의 문제점을 설명하기 위한 개략적인 단면도,
도 3은 종래의 LGA형 반도체 장치의 대략적인 구성을 나타낸 개략적인 단면도,
도 4는 배선 기판의 각각의 제조단계를 나타낸 개략적인 단면도로, 종래의 LGA형 반도체 장치에 사용된 배선 기판의 제조방법을 각각 설명하기 위한 개략적인 단면도,
도 5는 본 발명에 따른 제 1 실시예의 반도체 장치의 대략적인 구성을 나타낸 개략적인 평면도,
도 6은 도 5의 선 A-A'에 따른 개략적인 단면도,
도 7은 배선 기판의 각각의 제조단계를 나타낸 개략적인 단면도로, 제 1 실시예의 반도체 장치의 제조방법을 각각 설명하기 위한 개략적인 단면도,
도 8은 본 발명에 따른 제 1 실시예의 반도체 장치의 제조방법을 설명하기위한 개략적인 단면도,
도 9는 본 발명에 따른 제 1 실시예의 반도체 장치가 실장 기판에 실장된 모습을 나타낸 개략도,
도 10은 제 1 실시예의 반도체 장치의 변형을 나타낸 개략적인 단면도,
도 11은 도 10에 도시된 반도체 장치가 실장 기판에 실장되는 경우의 모습을 나타낸 개략적인 단면도,
도 12는 제 1 실시예의 반도체 장치의 다른 변형을 나타낸 개략적인 단면도,
도 13은 본 발명에 따른 제 2 실시예의 반도체 장치의 대략적인 구성을 나타낸 개략적인 평면도,
도 14는 도 13의 선 B-B'에 따른 개략적인 단면도,
도 15는 본 발명에 따른 제 2 실시예의 반도체 장치가 실장 기판에 실장되는 경우의 모습을 나타낸 개략적인 단면도,
도 16은 제 2 실시예의 반도체 장치의 일 실시예를 나타낸 개략적인 단면도,
도 17은 제 2 실시예의 반도체 장치의 다른 변형을 나타낸 개략적인 단면도,
도 18은 제 2 실시예의 반도체 장치의 또 다른 변형을 나타낸 개략적인 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 절연성 기판2 : 전기 배선
3 : 도전성 부재4A, 4B : 도금층
5 : 배선 보호막6 : 반도체 칩
6A : 반도체 칩의 상면7 : 본딩층
8 : 본딩 와이어9 : 봉지 절연체
10 : 실장 기판11 : 실장 기판상의 배선
12 : 땜납 페이스트13 : 돌기 도체(범프)
14 : 시트형 봉지재15 : 관통 홀 도금층
16 : 볼 단자17 : 외부 접속단자
18 : 도전성 박막층101 : 개구
102 : 비아 홀601 : 반도체 칩의 외부 전극
본 발명의 신규 특징과 상술한 내용 및 다른 목적은, 명세서의 설명과 첨부도면으로부터 명백해질 것이다.
(1) 상술한 목적을 달성하기 위해서, 개구가 필름형 절연성 기판의 소정 위치에 정의되고, 이 개구를 덮는 접속단자가 설치된 전기 배선이 그 절연성 기판의 주요 평면에 설치되고, 전기 배선의 접속단자와 접속되는 도전 부재가 개구 내측에 설치되는 경우, 본 발명에 따른 배선 기판은, 절연성 기판의 전기 배선이 설치된 표면으로부터의 두께가 절연성 기판의 두께보다 얇은 도전성 부재를 구비한다.
상술한 배선 기판에 의하면, 개구가 절연성 기판에 정의되고 도전성 부재가 전기 배선과 접속되는 개구 내측에 형성되므로, 도전성 부재는, 외부 장치와 도전성 부재를 접속하기 위한 외부 접속 단자로서 사용되어도 되어, LGA형 반도체 장치의 배선 기판에 사용될 수 있다. 이 경우에, 도전성 부재의 두께가 절연성 기판의 두께보다 얇게 만들어질 경우, 절연성 기판으로부터 외부 장치와 접속하려는 외부 접속단자의 돌기부가 얇아질 수 있다. 그러나, 이 경우에, 도전성 부재가 너무 얇을 경우, 접속 불량이 일어날 가능성이 있는데, 그 이유는 도전 부재를 외부 장치와 접속하는 경우에 사용된 땜납 페이스트 등이 개구 내로 충분히 흡수되지 못하기 때문이다. 이 때문에, 도전성 부재의 두께는, 절연성 기판의 두께의 1/2이상인 것이 바람직하다.
또한, 도전성 부재의 두께가 절연성 기판의 두께보다 얇게 될 때, 땜납 페이스트 등이 개구 내로 흡수되는 경우에 개구 내측에 공기가 남으므로 쉽게 접속 불량의 원인이 된다. 이 때문에, 개구의 측벽 부근의 두께보다 개구의 중심부의 두께가 얇은 오목형 도전성 부재가 제공될 경우, 개구내의 공기는 외측을 향해 만곡한 표면을 따라 쉽게 제거하여 개구내의 공기가 남는 것으로 인한 공극(void)의 발생을 줄이게 된다.
또한, 도전성 부재는, 구리(Cu), 니켈(Ni), 은(Ag) 등으로 이루어져도 된다. 이 경우에, 니켈(Ni) 박막층과 금(Au) 박막층이 땜납에 대해 좋은 접합 특성을 달성하기 위해서 도전성 부재의 표면에 형성되는 것이 바람직하다.
(2) 본 발명에 따른 반도체 장치는, 개구가 필름형 절연성 기판의 소정 위치에 정의되고, 그 개구를 덮는 접속단자를 구비한 전기 배선이 절연성 기판의 주요 평면에 설치되고, 전기 배선의 접속단자와 접속되는 도전성 부재가 개구 내측에 설치되는, 배선 기판이 설치되고, 반도체 칩이 전기 배선이 설치된 그 배선 기판의 표면에 설치되고, 그 배선 기판의 전기 배선이 그 반도체 칩의 외부 전극과 전기적으로 접속되고, 그 반도체 칩, 전기 배선, 및 전기 배선과 반도체 칩의 외부 전극을 위한 접속부가 봉지 절연체로 봉지되는 경우, 절연성 기판의 전기 배선이 형성된 표면으로부터의 두께가 절연성 기판의 두께보다 얇은 도전성 부재를 구비한다.
상기 서두(2)에서 설명된 본 발명에 의하면, 상기 서두(1)에서 설명된 배선 기판이 사용될 경우, 절연성 기판의 개구에 설치된 도전성 부재가 외부 장치용 접속단자로서 사용되는 LGA형 반도체 장치를 얻을 수 있다. 따라서, 외부 장치용 접속단자가 종래의 BGA형 반도체 장치에서처럼 배선 기판으로부터 돌출하는 경우가 없으므로, 반도체 장치가 얇을 수 있다.
상기 서두(2)에서 설명된 반도체 장치는, 외부 전극이 형성된 표면에 대향된 표면이 배선 기판에 대향되도록 반도체 칩을 설치하고, 외부 전극을 본딩 와이어에 의해 전기 배선과 접속하는 페이스업(faceup) 실장형의 반도체 장치이어도 된다. 또한, 상기 서두(2)의 반도체 장치는, 반도체 칩이 외부 전극이 배선 기판에 대향하도록 설치되고, 외부 전극이 돌기 도체에 의해 전기 배선과 접속되도록 설치되는 페이스다운(facedown) 실장(flip-chip mounting)형 반도체 장치이어도 된다.
상술한 도전성 부재의 두께는, 절연성 기판으로부터 돌출하지 않도록 상술한 절연성 기판의 두께와 같거나 이 두께보다 얇은 것이 바람직하다. 그러나, 이 도전성 부재의 두께가 너무 얇을 경우, 외부 장치를 접속할 경우에 접속 불량이 원인이 된다. 이 때문에, 도전성 부재의 두께가 절연성 기판의 두께의 1/2 이상인 것이 바람직하다.
한편, 예를 들어, 도전성 부재의 두께가 절연성 기판의 두께보다 얇게 이루어질 경우, 외부 장치의 접속 단자부에 부착된 땜납 페이스트가 도전성 부재와 접속되는 개구 내로 흡수된다. 이 경우에, 도전성 부재의 표면이 평탄하고, 공기가 개구에 남아 공극을 발생할 경우, 쉽게 접속 불량의 원인이 된다. 이 때문에, 개구의 측벽 부근의 두께보다 개구의 중심 부분의 두께가 얇은 오목형 도전성 부재가 설치되는 경우, 개구에 있는 공기는, 도전성 부재의 만곡된 표면을 따라 개구 외측으로 쉽게 제거되므로, 공극으로 인한 접속 불량을 감소시킬 수 있다.
더욱이, 도전성 부재가 구리(Cu), 니켈(Ni) 및 은(Ag)으로 구성된 군으로부 터 선택된 임의의 부재로 이루어지는 것이 바람직하다. 또한, 니켈(Ni)로 이루어진 박막층과 금(Au)으로 이루어진 박막층을 땜납 페이스트에 대해 본딩 특성을 향상하기 위해서 도전성 부재의 표면에 설치하는 것이 바람직하다.
(3) 본 발명에 따른 배선 기판의 제조방법은, 필름형 절연성 기판의 소정 위치에 개구를 정의하는 단계와, 그 절연성 기판의 주요 평면에 도전성 박막을 형성하는 단계와, 그 도전성 박막을 에칭하여 상기 개구를 덮는 접속단자가 형성된 전기 배선을 형성하는 단계와, 절연성 기판의 두께와 같거나 보다 얇은 두께를 갖는 도전성 부재를 형성하는 단계를 포함한다.
LGA형 반도체 장치에 사용된 배선 기판의 제조에 적용되는 상기 서두 (3)에 설명된 본 발명의 방법에 의하면, 개구는 절연성 기판의 소정 위치, 즉 외부 장치를 접속하기 위한 외부 접속단자가 형성되어야 할 위치에 정의되고, 도전성 부재는 개구 내측에 형성되며, 그 도전성 부재는 외부 접속단자로서 사용되어, LGA형 반도체 장치용으로 사용된 배선 기판은 도전성 박막이 절연성 기판의 주요 평면(양측)에 형성된 경우 단일측 배선 테이프 재료를 사용하여 제조될 수 있다. 이 때문에, LGA형 반도체 장치용으로 사용된 배선 기판을 제조하는 단계는 간단해지고, 게다가 그 재료 비용은 감소될 수 있어, 배선 기판의 제조 비용을 감소할 수 있다.
또한, 상기 서두 (3)에 설명된 배선 기판의 제조 방법에 있어서, 니켈(Ni)로 이루어진 박막층과 금(Au)으로 이루어진 박막층이 도전성 부재 형성 후에 전기 배선과 도전성 부재의 표면에 순차로 형성될 경우, 도전성 부재와 외부 장치의 접속신뢰도가 향상될 수 있다.
또한, 상기 서두 (3)에 설명된 배선 기판의 제조 방법에 있어서, 도전성 부재를 형성하는 단계는, 전기 도금법에 따라 구리(Cu) 도금층 또는 니켈(Ni) 도금층을 형성하여 수행되어도 되어, 도전성 부재는 쉽게 제조될 수 있다. 또한, 상술한 도전성 부재 형성단계는, 무전해 도금법에 따라 니켈(Ni) 도금층을 형성하여 수행되어도 된다. 아울러, 예를 들어, 상술한 내용 이외의 단계는, 도전성 부재 형성 단계는, 개구 내측은 은(Ag) 또는 구리(Cu)의 도전성 페이스트로 충전되고, 그 도전성 페이스트가 응결되는 방법에 의해 수행되어도 된다.
게다가, 상술한 도전성 부재 형성 단계는, 오목형 도전성 부재가 개구 측벽의 부근의 두께보다 개구의 중심 부분의 두께가 얇도록 수행되어, 외부 장치의 도전성 부재와 접속단자의 접속 신뢰도가 증가될 수 있다. 이 경우에, 상술한 도전성 부재가, 예를 들면, 도금법에 따라 형성될 경우, 도전성 부재(도금층)의 균등성을 향상시키기 위한 도금법에 추가된 수준 측량자(leveler)의 양이 조절되어, 오목형 도금층이 형성될 수 있다.
이하, 본 발명의 바람직한 실시예들을 첨부도면을 참조하여 상세히 설명하겠다.
여기서, 주목할 것은, 동일 기능을 갖는 구성요소는, 본 발명의 실시예(예)를 각각 설명하기 위해 모든 도면 전체에 걸쳐서 동일 참조부호로 나타내고, 각 구성요소에 대한 반복된 설명은 생략하겠다.
(제 1 실시예)
도 5 및 도 6은, 본 발명에 따른 제 1 실시예의 반도체 장치의 대략적인 구성을 각각 나타낸 개략도로, 도 5는 본 발명에 따른 제 1 실시예의 반도체 장치를 나타낸 개략적인 평면도이고, 도 6은 도 5의 선 A-A'에 따른 개략적인 단면도이다.
도 5 및 도 6에서, 도면부호 1은 절연성 기판을, 101은 개구, 2는 전기 배선, 2A는 접속단자, 2B는 와이어 본딩부, 3은 도전성 부재(외부 접속단자), 4A 및 4B는 도금층, 5는 배선 보호막, 6은 반도체 칩, 601은 반도체 칩의 외부 전극, 7은 본딩층, 8은 본딩 와이어 및 9는 봉지 절연체를 각각 나타낸다.
본 발명의 제 1 실시예의 반도체 장치는, 도 5 및 도 6에 도시된 것처럼 LGA형 반도체 장치에 관한 것으로, 개구(101)가 필름형 절연재(1)의 소정 위치에 정의되고, 개구(101) 주위를 덮는 접속단자 2A를 포함하는 전기 배선(2)이 절연성 기판(1)의 주요 평면에 설치되고, 개구(101)의 내부는, 도전성 부재(3)로 충전되고, 도금층 4A는 전기 배선(2)의 표면에 설치되고, 도금층 4B는 도전성 부재(3)의 표면에 형성되며, 배선 보호막(5)은 전기 배선(2)의 소정 위치(와이어 본딩부(2B))가 개구되도록 설치되는 방법에 의해 제조된 배선 기판과, 그 배선 기판(절연성 기판(1))의 전기 배선(2)을 형성한 표면에 본딩층(7)을 통해 설치된 반도체 칩(6)과, 전기 배선(2)의 와이어 본딩부 2B와 반도체 칩(6)의 외부 전극(601)을 접속하기 위한 본딩 와이어(8)와, 그 반도체 칩(6), 본딩 와이어(8) 및 와이어 본딩부 2B와 본딩 와이어(8)용 접속부를 봉지하기 위한 봉지 절연체(9)로 구성된다. 또한, 도 6에 도시된 것처럼, 반도체 칩(6)은, 외부 전극이 설치된 표면에 대향된 표면이 배선기판에 대향되도록 설치된다.
도전성 부재(3)는, 마더 보드 또는 외부장치와 같은 실장 기판과 상술한 반도체 장치를 접속하는 경우에 외부 접속단자용으로 사용되고, 그 부재는 예를 들면 구리(Cu), 니켈(Ni), 은(Ag) 등으로 이루어진다. 더욱이, 도전성 부재(3)는, 도 6에 도시된 것처럼 절연성 기판(1)의 전기 배선을 형성한 표면으로부터 정의된 두께가 절연성 기판의 두께보다 얇고, 도전성 부재(3)의 표면에 형성된 도금층 4B가 절연성 기판(1)의 전기 배선을 형성한 표면에 대향한 표면으로부터 돌출하지 않도록 설치된다.
또한, 전기 배선(2)의 표면에 형성되는 도금층 4A와 도전성 부재(3)의 표면에 형성되는 도금층 4B는, 니켈(Ni) 도금층과 금(Au) 도금층을 각각 적층하여 형성된다.
도 7a, 도 7b 및 도 7c와 도 8은, 본 발명에 따른 제 1 실시예의 반도체 장치의 제조 방법에 대해 각각 설명하기 위한 개략도로, 도 7a, 도 7b 및 도 7c는, 본 제 1 실시예의 반도체 장치에 사용된 배선 기판 제조 단계를 나타내는 그들 각각의 개략적인 단면도이고, 도 8은 반도체 장치의 제조단계에서 개략적인 단면도이다. 이 경우에, 주목할 것은, 도 7a, 도 7b, 도 7c와 도 8의 각 단면도는, 도 5의 선 A-A'을 따라 자른 단면에 대응한다는 것이다.
먼저, 구리 등으로 이루어진 도전성 박막은, 폴리이미드 등으로 이루어진 절연성 기판(1)의 주요 평면에 형성되고, 개구(101)는 레이저 등에 의해 상술한 절연성 기판(1)의 소정 위치에 정의되어, 상술한 도전성 박막은 에칭되어 도 5 및 도7a에 도시된 것처럼 상술한 개구(101)를 덮는 접속단자(2A)가 구비된 전기 배선(2)을 형성한다. 게다가, 본딩 와이어를 접속하기 위한 와이어 본딩부 2B는, 도 5에 도시된 것처럼 전기 배선(2)의 일단에 형성된다. 그러나, 와이어 본딩부 2B가 형성되지 않는 경우가 있다. 외부장치와 접속하기 위한 외부 접속단자로서 사용된 도전성 부재(3)가 개구(101)에 형성되므로, 그 개구는 예를 들면, 약 200㎛ 내지 500㎛ 직경의 크기로 개방된다.
더욱이, 예를 들면, 개구(101)와 전기 배선(2)을 형성하는 방법은, 상술한 과정으로 한정되지 않지만, 본딩층(미도시됨)이 상술한 절연성 기판(1)의 주요 평면에 형성되고, 개구(101)가 절연성 기판(1)과 소정 위치에 있는 본딩층 위에 금속 몰드의 사용에 의해 펀칭하여 정의된 후, 동박과 같은 도전성 박막이 상술한 본딩층에 의해 절연성 기판(1)에 접합되고, 도전성 박막이 에칭되어 상술한 전기 배선(2)을 형성하도록 되어도 된다.
그래서, 도전성 부재(3)는, 전기 도금법 사용에 의해 상술한 개구(101) 내측에 형성된다. 이 경우에, 도전성 부재(3)의 두께는, 상술한 절연성 기판의 두께의 반(1/2)보다 두껍도록 형성된다. 더욱이, 도전성 부재(3)를 제조하는 방법은, 구리 전기 도금법에 따라 구리 도금으로 한정되는 것이 아니라, 예를 들면, 니켈(Ni) 도금이 전기 도금, 무전해 도금 등의 방법에 따라 적용 가능하거나, 도전성 부재는, 은(Ag) 페이스트 및 구리(Cu) 페이스트와 같은 전기적 도전성 페이스트가 개구(101) 내측에 인쇄되거나 이에 도포된 후, 그것을 가열하여 고체화하도록 형성되어도 된다.
그래서, 전기 배선(2)의 표면의 도금층 4A와 도전성 부재(3) 표면의 도금층 4B가 형성되고, 전기 배선(2)의 본딩 와이어가 접속되는 와이어 본딩부 2B의 주변이 개방된 배선 보호막(5)이, 절연성 기판(1)의 전기 배선(2)이 도 7c에 도시된 것처럼 형성된 표면에 형성된다. 약 1㎛의 두께인 니켈 도금층이, 예를 들면, 전기 도금법 또는 무전해 도금법에 의해 형성되고, 약 0.5㎛의 두께인 금 도금층이 무전해 도금법에 의해 형성되는 방법에 따라 상술한 도금층 4A 및 4B를 형성한다. 또한, 상술한 배선 보호막(5)은, 예를 들면, 납땜 레지스트 또는 포토솔더 레지스트에 의해 형성된다.
상술한 것과 같은 과정에 따라, 본 제 1 실시예의 반도체 장치에 사용된 배선 기판을 얻을 수 있다.
다음으로, 반도체 칩(6)은, 상술한 것과 같은 과정에 따라 제조된 배선 기판의 전기 배선(2)이 본딩층(7)에 의해 도포된 표면에 접합된다. 이 경우에, 반도체 칩(6)은 페이스업 실장에 따라 접합되고, 즉, 외부 전극(601)을 형성한 면에 대향된 평면이 상술한 배선 기판에 대향하도록 접합된다. 그래서, 반도체 칩(6)의 외부 전극(601)은, 본딩 와이어(8)에 의해 전기 배선(2)의 와이어 본딩부(2B)와 접속된다.
이후, 반도체 칩(6), 본딩 와이어(8), 절연성 기판(2) 상의 전기 배선(2)과 본딩 와이어(8)의 접속부가 에폭시계 열경화성 수지와 같은 봉지 절연체(9)로 봉지되고, 절연성 기판은 소정 위치에서 절단되어, 도 5 및 도 6에 도시된 것과 같은 LGA형 반도체 장치를 얻을 수 있다.
상술한 것과 같은 과정에 따라 제조된 반도체 장치는, 상술한 절연성 기판(1)의 개구(101) 내측에 형성된 도전성 부재(3)가 마더 보드 도는 외부 장치와 같은 실장 기판을 접속하기 위한 외부 접속단자로서 사용되어도 되는 LGA형 반도체 장치이다. 따라서, 반도체 장치는, 볼 단자의 높이에 대응한 양만큼 종래의 CSP형 반도체 장치의 높이보다 얇을 수 있다.
도 9는 도면부호 10이 실장 기판, 11은 그 실장 기판상의 전기 배선 및 12는 땜납 페이스트를 각각 나타내는 실장 기판에 본 제 1 실시예의 반도체 장치를 실장한 모습을 나타낸 개략적인 단면도이다.
상술한 과정에 따라 제조된 반도체 장치가 실장 기판(10)에 실장될 경우에, 땜납 페이스트(12)와 같은 도전성 페이스트가 실장 기판(10)에 설치된 전기 배선(11)에 도포되거나 인쇄되고, 전기 배선(11)이 반도체 장치의 도전성 부재(3)와 정렬되어 그들이 실장된 후, 땜납 페이스트(12)는 가열되어 고체화되고, 도 9에 도시된 것처럼 접속이 완료된다. 이 경우에, 도전성 부재(3)가 절연성 기판(1)으로부터 돌출하지 않으므로, 상술한 반도체 장치가 실장될 경우에 실장 표면(10A)으로부터 그 절연성 기판(1)까지 연장하는 높이는, 볼 단자의 사용에 의해 접속을 하는 종래의 CSP형 반도체 장치의 높이보다 낮게 될 수 있다.
상술한 것처럼, 본 제 1 실시예에 의하면, 개구(101)는, 절연성 기판(1)의 소정 위치에 정의되고, 도전성 부재(3)는 그 개구(101) 내측에 도금 방법 등에 의해 형성되어, 도전성 부재(3)는 실장 기판 또는 외부장치를 접속하기 위한 외부 접속단자로서 사용되어도 된다. 그 결과, 반도체 장치는, 볼 단자의 높이에 대응한양만큼 종래의 CSP형 반도체 장치의 것보다 얇을 수 있다.
또한, 절연성 기판(1)의 개구(101) 내측의 도전성 부재(3)가 외부 접속단자로서 사용되므로, 상술한 LGA형 반도체 장치의 배선 기판은, 그 절연성 기판(1)의 단일면에만 도전성 박막을 형성한 단일면 동박 테이프 재료를 사용하여 제조될 수 있다. 이 때문에, 그 재료 비용은 더욱 값싸지고, 게다가 그 제조단계는 절연성 기판(1)의 양면에 종래의 LGA형 반도체 장치에 사용되는 배선 기판에서처럼 동박을 부착한 양면 동박 테이프 재료의 경우보다 간단해지므로, LGA형 반도체 장치에 사용된 배선 기판의 제조 비용을 감소시킬 수 있다.
도 10, 도 11 및 도 12는, 본 제 1 실시예의 반도체 장치의 변형을 각각 설명하는 개략적인 단면도로, 도 10은 반도체 장치의 대략적인 구조를 나타낸 개략적인 단면도이고, 도 11은 도 10의 반도체 장치가 실장 기판에 실장된 모습을 나타낸 개략적인 단면도이고, 도 12는 반도체 장치의 다른 변형의 대략적인 구조를 나타낸 개략적인 단면도이다.
본 제 1 실시예의 LGA형 반도체 장치에서, 개구(101) 내측에 설치된 도전성 부재(3)와 상술한 절연성 기판(1)에서 그 도전성 부재(3)의 바닥면에 부착된 도금층 (4B)의 두께가 도 6에 도시된 것처럼 절연성 기판(1)의 두께와 같지만, 본 발명은 여기에 한정되지 않고, 도전성 부재(3)와 그 바닥면에 부착된 도금층(4B)의 두께는 개구(101)의 외형이 오목한 상술한 절연성 기판(1)의 두께보다 얇을 수도 있다.
도전성 부재(3)의 두께가 도 10에 도시된 것처럼 절연성 기판(1)의 두께보다얇은 반도체 장치가 실장 기판(10)에 실장되는 경우에, 실장 기판(10)상의 전기 배선(11)에 부착된 땜납 페이스트(12)의 일부는, 도 11에 도시된 것처럼 도금층(4B)과 접속되는 개구(101)내로 흡수된다. 이 때문에, 실장 기판(10)의 실장 표면(10A)으로부터 배선 기판(절연성 기판(1))까지 연장하는 높이는, 이 경우에 본 제 1 실시예의 반도체 장치의 높이보다 얇게 될 수 있다. 또한, 땜납 페이스트(12)의 일부가 개구(101)내에 흡수되었으므로, 실장 기판(10)의 실장 표면(10A)의 수평 평면 방향을 따른 응력에 대해 접속 신뢰도를 향상시킬 수 있다고 생각될 수도 있다.
또한, 예를 들면, 도 10에 도시된 것처럼 도전성 부재(3)의 두께를 얇게 한 결과, 도전성 부재가(3)가 도금법에 의해 형성될 경우, 도금 성장 시간이 감소될 수 있어, 배선 기판 제조시간을 단축시킬 수 있다. 아울러, 도전성 재료를 제조하는데 필요한 양이 감소되므로, 그 재료 비용도 감소되어, 그 제조 비용은 그 제 1 실시예의 경우의 비용보다 더 줄일 수 있다.
한편, 도전성 부재(3)의 두께가 절연성 기판(1)의 두께보다 얇고, 땜납 페이스트(12)가 도 10에 도시된 것처럼 개구(101)에 흡수될 경우에, 도전성 부재(3)(도금층 4B)의 표면이 평탄할 때, 공기는 개구(101)의 측벽부에 남아 공극을 발생하여, 쉽게 불량 접속의 원인이 된다. 이 때문에, 도전성 부재(3')와 도금층(4B)의 표면(4B')이 도 12에 도시된 것처럼 오목할 경우, 개구(101)내의 공기는, 도전성 부재(3')의 표면(4B')을 따라 개구(101) 바깥쪽으로 쉽게 제거되어, 공극으로 인한 불량 접속을 감소시킬 수 있다.
(제 2 실시예)
도 13과 도 14는, 본 발명에 따른 제 2 실시예의 반도체 장치의 대략적인 구성을 각각 나타낸 개략도로, 도 13은 본 제 2 실시예의 반도체 장치를 나타낸 개략적인 평면도이고, 도 14는 도 13의 선 B-B에 따른 개략적인 단면도이다.
도 13 및 도 14에서, 도면부호 1은 절연성 기판, 101은 개구, 2는 전기 배선, 2A는 접속단자, 2B는 와이어 본딩부, 3은 도전성 부재(외부 접속단자), 4A 및 4B는 도금층, 6은 반도체 칩, 601은 반도체 칩의 외부 전극, 9는 봉지 절연체 및 13은 돌기 도체(범프)를 각각 나타낸다.
이 제 2 실시예에 따른 반도체 장치는, LGA형 반도체 장치로, 이 반도체 장치는, 도 13 및 도 14에 도시된 것처럼, 개구(101)가 필름형 절연성 기판(1)의 소정 위치에 정의되고, 그 절연성 기판(1)의 주요 평면에 개구(101)를 덮는 접속단자(2A)가 설치되고, 개구 내측이 도전성 부재(3)로 충전되고, 도금층 4A가 전기 배선(2)의 표면에 부착되고, 도금층 4B가 도전성 부재(3)의 표면에 부착된 배선 기판과, 배선 기판(절연성 기판(1))의 전기 배선(2)이 형성된 표면에 설치된 반도체 칩(6)과, 이 반도체 칩(6)의 외부 전극(601)과 전기 배선(2)을 접속하는 돌기 도체(범프)(13)와, 반도체 칩(6), 돌기 도체(13) 및 이 돌기 도체(13)와 전기 배선(2)의 접속부를 봉지하는 봉지 절연체(9)를 구비한다. 또한, 반도체 칩(6)은, 외부 전극(601)이 설치된 표면이 도 14에 도시된 것처럼 배선 기판에 대향하도록 배치되어 있다.
상술한 도전성 부재(3)는, 반도체 장치가 마더보드 또는 외부장치와 같은 실장 기판과 접속되는 경우 외부 접속단자로서 사용된다. 예를 들면, 도전성 부재(3)는, 구리(Cu), 니켈(Ni), 은(Ag) 등으로 이루어진다. 더욱이, 절연성 기판(1)의 전기 배선이 형성된 표면으로부터 연장하는 도전성 부재(3)의 두께는, 절연성 기판(1)의 두께보다 얇게 이루어지고, 아울러, 이 도전성 부재(3)의 표면에 부착되는 도금층 4B는 전기 배선이 도 14에 도시된 것처럼 형성된 절연성 기판(1)의 표면에 대향된 표면이 돌출하지 않도록 설치되어 있다.
또한, 전기 배선(2)의 표면에 부착된 도금층 4A와 도전성 부재(3)의 표면에 부착된 도금층 4B는, 니켈(Ni) 도금층과 금(Au) 도금층을 각각 적층하여 제조된다.
본 제 2 실시예의 반도체 장치에 사용된 배선 기판은, 상술한 제 1 실시예에서 언급된 배선 기판의 제조방법에서의 동일 과정에 따라 제조되므로, 그에 대한 설명은 생략하겠다.
본 제 1 실시예에 설명된 것과 같은 과정에 따라 배선 기판을 형성한 후, 반도체 칩(6)은 절연성 기판(1)(배선 기판)의 전기 배선(2)이 형성된 표면에 설치되고, 그 반도체 칩(6)의 외부 전극(601)은 전기 배선(2)에 대향되도록 위치 지정되고, 외부 전극(601)은, 예를 들면, 금 범프 등으로 이루어진 돌기 도체(13)에 의해 전기 배선(2)과 접속된다. 상술한 돌기 도체(13)는, 반도체 칩(6)의 외부 전극(601) 위에 또는 상술한 전기 배선(2) 위에 형성되어도 된다.
반도체 칩(6)이 배선 기판에 플립칩 실장된 후, 에폭시계 열경화성 수지와 같은 액체 수지로 이루어진 봉지 절연체는, 상술한 배선 기판과 반도체 칩 사이에 쏟아 부어져 그 수지를 경화하여 이들 부품을 봉지하고, 절연성 기판(1)은 소정 위치에서 절단되어, 도 13 및 도 14에 도시된 것과 같은 반도체 장치를 얻을 수 있다.
도 15는 본 제 2 실시예의 반도체 장치는 실장 기판에 실장되는 실시예를 나타낸 개략적인 단면도이다.
상술한 과정에 따라 제조된 반도체 장치가 배선 기판(10)에 실장될 경우, 땜납 페이스트(12)와 같은 도전성 페이스트는, 실장 기판(10)에 설치된 전기 배선(11)에 도포되거나 인쇄되고, 전기배선(11)이 반도체 장치의 도전성 부재(3)와 정렬되고 그들은 실장된 후, 땜납 페이스트(12)가 가열되어 고체화되고, 도 15에 도시된 것처럼 접속이 완료된다. 이 경우, 도전성 부재(3)가 절연성 기판(1)으로부터 돌출하지 않으므로, 상술한 반도체 장치가 실장된 경우에 실장 표면(10A)으로부터 절연성 기판(1)까지 연장하는 높이는, 접속이 볼 단자의 사용에 의해 이루어지는 종래의 CSP형 반도체 장치의 높이보다 낮게 된다. 그 결과, 반도체 장치의 실장 높이는, 반도체 장치가 얇게 실장되는 경우에 감소될 수 있다.
상술한 것처럼, 제 2 실시예에 의하면, 개구(101)는 절연성 기판(1)의 소정 위치에 정의되고, 도전성 부재(3)는 그 개구(101) 내측에 도금법 등에 의해 형성되어, 도전성 부재(3)는 실장 기판 또는 외부장치를 접속하는 외부 접속단자로서 사용되어도 된다. 그 결과, 반도체 장치는, 볼 단자의 높이에 대응한 양만큼 종래의 CSP형 반도체 장치의 높이보다 얇을 수 있다.
또한, 절연성 기판(1)의 개구(101) 내측의 도전성 부재(3)가 외부 접속단자로서 사용되므로, 도전성 박막이 절연성 기판(1)의 단일 측에만 형성된 경우 단일면 동박 테이프 재료의 사용에 의해 상술한 LGA형 반도체 장치의 배선 기판을 제조할 수 있다. 이 때문에, 그 재료 비용은 더욱 값싸지고, 그 제조단계는, 종래의 LGA형 반도체 장치에 사용되는 배선 기판에서처럼 절연성 기판(1)의 양 표면에 동박을 부착한 양면 동박 테이프 재료일 경우의 단계보다 간단해지므로, LGA형 반도체 장치에 사용되는 배선기판의 제조 비용이 감소될 수 있다.
도 16, 17 및 18은, 본 제 1 실시예의 반도체 장치의 변형을 각각 설명하는 개략적인 단면도로, 도 16은 반도체 장치의 대략적인 구조를 나타낸 개략적인 단면도이고, 도 17 및 도 18은 반도체 장치의 다른 변형의 대략적인 구조를 각각 나타낸 개략적인 단면도이다.
본 제 1 실시예의 LGA형 반도체 장치에서, 상술한 절연성 기판(1)내에서 개구(101) 내측에 설치된 도전성 부재(3)와 이 부재의 바닥면에 부착된 도금층(4B)의 두께는, 도 14에 도시된 것처럼 절연성 기판(1)의 두께와 같았지만, 본 발명은 이것으로 한정하는 것이 아니라, 도전성 부재(3)와 그 절연성 기판의 바닥면에 부착된 도금층(4B)의 두께는, 개구(101)의 외형이 오목하여도 되는 상술한 절연성 기판(1)의 두께보다 얇아도 된다.
도전성 부재(3)의 두께가 도 16에 도시된 것과 같은 절연성 기판의 두께보다 얇은 반도체 장치가 실장 기판(10)에 실장된 경우, 그 실장 기판(10)상의 전기 배선(11)에 부착된 땜납 페이스트(12)의 일부는 개구(101)내로 흡수된다. 이 때문에, 실장 기판(10)의 실장 표면(10A)으로부터 배선 기판(절연성 기판(1))까지 연장한 높이는, 제 1 실시예의 반도체 장치의 높이보다 얇게 될 수 있다. 또한, 땜납 페이스트(12)가 개구(101)내에 흡수되므로, 실장 기판(10)의 실장 표면(10A)의 수평 평면 방향으로의 응력에 대해 접속 신뢰도는 향상할 수 있다고 생각된다.
또한, 도 12에 도시된 것처럼 도전성 부재(3)의 두께를 얇게 한 결과로서, 예를 들면, 도전성 부재(3)가 도금법에 의해 형성될 경우, 도금 성장시간이 감소될 수 있어, 배선 기판 제조시간이 단축될 수 있다. 또한, 도전성 재료를 제조하는데 필요한 양이 감소되므로, 그 재료 비용도 감소되어, 그 제조 비용이 제 2 실시예의 경우보다 더욱 감소된다.
한편, 도전성 부재(3)(도금층 4B)의 표면은, 도전성 부재(3)의 두께가 절연성 기판(1)의 두께보다 얇게 되고, 그 땜납 페이스트(12)가 도 12에 도시된 것처럼 개구(101)내에 흡수될 경우에 평탄하므로, 공기는 개구(101)의 측벽부에 남아 공극을 발생하여, 접속 불량의 원인이 쉽게 된다. 이 때문에, 도금층(4B)의 도전성 부재(3)와 표면(4B')이 도 17에 도시된 것처럼 오목할 경우, 개구(101)내의 공기는, 도전성 부재(3)의 표면으로의 개구(101) 외측으로 쉽게 제거되어, 공극으로 인한 불량 접속을 감소시킬 수 있다.
상술한 제 2 실시예의 반도체 장치에서는, 봉지 절연체(9)를 배선 기판(절연성 기판(1))과 반도체 칩(6) 사이에 쏟아 넣고 그 반도체 칩(6)을 플립칩 접합한 후 이들 소자들을 봉지하지만, 본 발명은 이것으로 한정하는 것이 아니고, NCF와 ACF와 같은 시트형 봉지재(14)를 배선 기판에 형성하였고, 스터드(stud) 범프와 같은 돌기 도체(13)를 상술한 외부 전극(601)상에 형성한 그러한 반도체 칩(6)은, 예를 들면 도 18에 도시된 것처럼 플립칩 접합하도록 구성되어도 된다. 이 경우에,돌기 도체(13)는, 봉지재(11)를 밀어내어, 돌기 도체(13)는 전기 배선(2)과 접속됨과 동시에, 반도체 칩(6)은 배선 기판(절연성 기판(1))에 접합된다.
본 발명은 상술한 실시예들에 의거하여 특별히 설명되었지만, 본 발명은 이것으로 한정되는 것이 아니라, 물론 본 발명의 범위를 벗어나지 않는 한 다양한 변형도 응용 가능하다.
이하, 본 명세서에 기재된 본 발명에 의해 얻어진 이로운 효과를 간단히 설명하겠다.
1. CSP형 반도체 장치에 사용된 볼 단자 또는 LGA형 반도체 장치에 사용된 외부 접속단자(랜드)는 본 발명에서 이용되지 않으므로, 볼 단자간의 접촉 조건 또는 외부 접속단자(랜드)간의 접촉 조건을 고려할 필요가 없다. 따라서, 비아 홀들 사이에 정의된 공간은 좁아지므로, 패키지의 크기를 줄일 수 있다.
2. 반도체 칩이 배선 기판에 실장되는 반도체 장치는, 얇아질 수 있다.
3. 실장 기판으로부터 반도체 칩이 배선 기판에 실장되는 반도체 칩의 정상까지 연장하는 높이는, 그 반도체 칩이 실장 기판에 실장될 경우에 감소될 수 있다.
4. LGA형 반도체 장치에 적용할 수 있는 배선 기판의 제조단계가, 단순화되어 그 제조비용을 줄일 수 있다.
따라서, 여기서 개시된 실시예들은, 모든 예시적인 국면에서 고려되고 제한적인 것이 아니다. 본 발명의 범위는, 상술한 내용이라기 보다는 오히려 첨부된 청구범위로 나타내고, 그와 동등한 의미 및 범위 내에서 생기는 모든 변경이 본 발명에 포함될 것이다.
Claims (49)
- 개구가 필름형 절연성 기판의 소정 위치에 정의되고, 그 개구를 덮는 접속단자를 구비한 전기 배선이 절연성 기판의 주요 평면에 설치되고, 전기 배선의 접속단자와 접속되는 도전성 부재가 개구 내측에 설치되는 배선 기판에 있어서,상기 도전성 부재는, 절연성 기판의 상기 전기 배선이 형성된 표면으로부터의 두께가 상기 절연성 기판의 두께보다 얇은 것을 특징으로 하는 배선 기판.
- 제 1 항에 있어서,상기 도전성 부재의 두께는 절연성 기판의 두께의 1/2 이상인 것을 특징으로 하는 배선 기판.
- 제 1 항에 있어서,상기 도전성 부재는, 상기 개구의 측벽 부근의 두께보다 상기 개구의 중심부의 두께가 얇은 것을 특징으로 하는 배선 기판.
- 제 2 항에 있어서,상기 도전성 부재는, 상기 개구의 측벽 부근의 두께보다 상기 개구의 중심부의 두께가 얇은 것을 특징으로 하는 배선 기판.
- 제 1 항에 있어서,상기 도전성 부재는, 구리(Cu), 니켈(Ni) 및 은(Ag)으로 구성된 군으로부터 선택된 임의의 부재로 이루어진 것을 특징으로 하는 배선 기판.
- 제 2 항에 있어서,상기 도전성 부재는, 구리(Cu), 니켈(Ni) 및 은(Ag)으로 구성된 군으로부터 선택된 임의의 부재로 이루어진 것을 특징으로 하는 배선 기판.
- 제 3 항에 있어서,상기 도전성 부재는, 구리(Cu), 니켈(Ni) 및 은(Ag)으로 구성된 군으로부터 선택된 임의의 부재로 이루어진 것을 특징으로 하는 배선 기판.
- 제 1 항에 있어서,니켈(Ni)로 이루어진 박막층과 금(Au)으로 이루어진 박막층은, 상기 도전성 부재의 표면에 순차적으로 형성된 것을 특징으로 하는 배선 기판.
- 제 2 항에 있어서,니켈(Ni)로 이루어진 박막층과 금(Au)으로 이루어진 박막층은, 상기 도전성 부재의 표면에 순차적으로 형성된 것을 특징으로 하는 배선 기판.
- 제 3 항에 있어서,니켈(Ni)로 이루어진 박막층과 금(Au)으로 이루어진 박막층은, 상기 도전성 부재의 표면에 순차적으로 형성된 것을 특징으로 하는 배선 기판.
- 제 4 항에 있어서,니켈(Ni)로 이루어진 박막층과 금(Au)으로 이루어진 박막층은, 상기 도전성 부재의 표면에 순차적으로 형성된 것을 특징으로 하는 배선 기판.
- 개구가 필름형 절연성 기판의 소정 위치에 정의되고, 상기 개구를 덮는 접속단자를 구비한 전기 배선이 상기 절연성 기판의 주요 평면에 설치되고, 상기 전기 배선의 접속단자와 접속되는 도전성 부재가 개구 내측에 설치되는, 배선 기판이 설치되고, 반도체 칩이 상기 전기 배선이 설치된 상기 배선 기판의 표면에 설치되고, 상기 배선 기판의 전기 배선이 그 반도체 칩의 외부 전극과 전기적으로 접속되고, 상기 반도체 칩, 상기 전기 배선 및 전기 배선과 반도체 칩의 외부 전극을 위한 접속부가 봉지 절연체로 봉지되는 반도체 장치에 있어서,상기 도전성 부재는, 상기 절연성 기판의 상기 전기 배선이 형성된 표면으로부터의 두께가 상기 절연성 기판의 두께보다 얇은 것을 특징으로 하는 반도체 장치.
- 제 12 항에 있어서,상기 반도체 칩은 상기 외부 전극이 형성된 표면에 대향된 표면이 상기 배선 기판에 대향되도록 설치되고,상기 외부 전극은 본딩 와이어에 의해 상기 전기 배선과 접속된 것을 특징으로 하는 반도체 장치.
- 제 12 항에 있어서,상기 반도체 칩은 상기 외부 전극이 상기 배선 기판에 대향되도록 설치되고,상기 외부 전극은 돌기 도체에 의해 상기 전기 배선과 접속된 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서,상기 도전성 부재의 두께는 상기 절연성 기판의 두께의 1/2 이상인 것을 특징으로 하는 반도체 장치.
- 제 12 항에 있어서,상기 도전성 부재의 두께는 상기 절연성 기판의 두께의 1/2 이상인 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,상기 도전성 부재의 두께는 상기 절연성 기판의 두께의 1/2 이상인 것을 특징으로 하는 반도체 장치.
- 제 14 항에 있어서,상기 도전성 부재의 두께는 상기 절연성 기판의 두께의 1/2 이상인 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서,상기 도전성 부재는, 상기 개구의 측벽 부근의 두께보다 상기 개구의 중심부의 두께가 얇은 것을 특징으로 하는 반도체 장치.
- 제 12 항에 있어서,상기 도전성 부재는, 상기 개구의 측벽 부근의 두께보다 상기 개구의 중심부의 두께가 얇은 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,상기 도전성 부재는, 상기 개구의 측벽 부근의 두께보다 상기 개구의 중심부의 두께가 얇은 것을 특징으로 하는 반도체 장치.
- 제 14 항에 있어서,상기 도전성 부재는, 상기 개구의 측벽 부근의 두께보다 상기 개구의 중심부의 두께가 얇은 것을 특징으로 하는 반도체 장치.
- 제 15 항에 있어서,상기 도전성 부재는, 상기 개구의 측벽 부근의 두께보다 상기 개구의 중심부의 두께가 얇은 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서,상기 도전성 부재는, 구리(Cu), 니켈(Ni) 및 은(Ag)으로 구성된 군으로부터 선택된 임의의 부재로 이루어진 것을 특징으로 하는 반도체 장치.
- 제 12 항에 있어서,상기 도전성 부재는, 구리(Cu), 니켈(Ni) 및 은(Ag)으로 구성된 군으로부터 선택된 임의의 부재로 이루어진 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,상기 도전성 부재는, 구리(Cu), 니켈(Ni) 및 은(Ag)으로 구성된 군으로부터 선택된 임의의 부재로 이루어진 것을 특징으로 하는 반도체 장치.
- 제 14 항에 있어서,상기 도전성 부재는, 구리(Cu), 니켈(Ni) 및 은(Ag)으로 구성된 군으로부터 선택된 임의의 부재로 이루어진 것을 특징으로 하는 반도체 장치.
- 제 15 항에 있어서,상기 도전성 부재는, 구리(Cu), 니켈(Ni) 및 은(Ag)으로 구성된 군으로부터 선택된 임의의 부재로 이루어진 것을 특징으로 하는 반도체 장치.
- 제 19 항에 있어서,상기 도전성 부재는, 구리(Cu), 니켈(Ni) 및 은(Ag)으로 구성된 군으로부터 선택된 임의의 부재로 이루어진 것을 특징으로 하는 반도체 장치.
- 제 8 항에 있어서,니켈(Ni)로 이루어진 박막층과 금(Au)으로 이루어진 박막층은, 상기 도전성 부재의 표면에 순차적으로 형성된 것을 특징으로 하는 반도체 장치.
- 제 12 항에 있어서,니켈(Ni)로 이루어진 박막층과 금(Au)으로 이루어진 박막층은, 상기 도전성 부재의 표면에 순차적으로 형성된 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,니켈(Ni)로 이루어진 박막층과 금(Au)으로 이루어진 박막층은, 상기 도전성 부재의 표면에 순차적으로 형성된 것을 특징으로 하는 반도체 장치.
- 제 14 항에 있어서,니켈(Ni)로 이루어진 박막층과 금(Au)으로 이루어진 박막층은, 상기 도전성 부재의 표면에 순차적으로 형성된 것을 특징으로 하는 반도체 장치.
- 제 15 항에 있어서,니켈(Ni)로 이루어진 박막층과 금(Au)으로 이루어진 박막층은, 상기 도전성 부재의 표면에 순차적으로 형성된 것을 특징으로 하는 반도체 장치.
- 제 19 항에 있어서,니켈(Ni)로 이루어진 박막층과 금(Au)으로 이루어진 박막층은, 상기 도전성 부재의 표면에 순차적으로 형성된 것을 특징으로 하는 반도체 장치.
- 제 24 항에 있어서,니켈(Ni)로 이루어진 박막층과 금(Au)으로 이루어진 박막층은, 상기 도전성 부재의 표면에 순차적으로 형성된 것을 특징으로 하는 반도체 장치.
- 필름형 절연성 기판의 소정 위치에 개구를 정의하는 단계와,상기 절연성 기판의 주요 평면에 도전성 박막을 형성하는 단계와,상기 도전성 박막을 에칭하여 상기 개구를 덮는 접속단자가 형성된 전기 배선을 형성하는 단계와,상기 절연성 기판의 두께와 같거나 보다 얇은 두께를 갖는 도전성 부재를 형성하는 단계를 포함한 것을 특징으로 하는 배선 기판 제조방법.
- 필름형 절연성 기판의 소정 위치에 개구를 정의하는 단계와,상기 절연성 기판의 주요 평면에 도전성 박막을 형성하는 단계와,상기 도전성 박막을 에칭하여 상기 개구를 덮는 접속단자가 형성된 전기 배선을 형성하는 단계와,상기 절연성 기판의 두께와 같거나 보다 얇은 두께를 갖는 도전성 부재를 형성하는 단계와,상기 전기 배선과 상기 도전성 부재의 표면에 니켈(Ni)로 이루어진 박막층과 금(Au)으로 이루어진 박막층을 순차적으로 형성하는 단계를 포함한 것을 특징으로 하는 배선 기판 제조방법.
- 제 37 항에 있어서,상기 도전성 부재 형성단계는, 전기 도금법에 따라 구리(Cu) 도금 또는 니켈(Ni) 도금을 형성하여 수행되는 것을 특징으로 하는 배선 기판 제조방법.
- 제 38 항에 있어서,상기 도전성 부재 형성단계는, 전기 도금법에 따라 구리(Cu) 도금 또는니켈(Ni) 도금을 형성하여 수행되는 것을 특징으로 하는 배선 기판 제조방법.
- 제 37 항에 있어서,상기 도전성 부재 형성단계는, 무전해 도금법에 따라 니켈(Ni) 도금을 형성하여 수행되는 것을 특징으로 하는 배선 기판 제조방법.
- 제 38 항에 있어서,상기 도전성 부재 형성단계는, 무전해 도금법에 따라 니켈(Ni) 도금을 형성하여 수행되는 것을 특징으로 하는 배선 기판 제조방법.
- 제 37 항에 있어서,상기 도전성 부재 형성단계는, 상기 개구의 내측은, 은(Ag) 또는 구리(Cu)의 도전성 페이스트로 충전되고, 상기 도전성 페이스트가 고체화되도록 수행되는 것을 특징으로 하는 배선 기판 제조방법.
- 제 38 항에 있어서,상기 도전성 부재 형성단계는, 상기 개구의 내측은, 은(Ag) 또는 구리(Cu)의 도전성 페이스트로 충전되고, 상기 도전성 페이스트가 고체화되도록 수행되는 것을 특징으로 하는 배선 기판 제조방법.
- 제 37 항에 있어서,상기 도전성 부재 형성단계는, 상기 도전성 부재는 상기 개구의 중심부의 두께가 상기 개구의 측벽 부근의 두께보다 얇도록 수행되는 것을 특징으로 하는 배선 기판 제조방법.
- 제 38 항에 있어서,상기 도전성 부재 형성단계는, 상기 도전성 부재는 상기 개구의 중심부의 두께가 상기 개구의 측벽 부근의 두께보다 얇도록 수행되는 것을 특징으로 하는 배선 기판 제조방법.
- 제 39 항에 있어서,상기 도전성 부재 형성단계는, 상기 도전성 부재는 상기 개구의 중심부의 두께가 상기 개구의 측벽 부근의 두께보다 얇도록 수행되는 것을 특징으로 하는 배선기판 제조방법.
- 제 41 항에 있어서,상기 도전성 부재 형성단계는, 상기 도전성 부재는 상기 개구의 중심부의 두께가 상기 개구의 측벽 부근의 두께보다 얇도록 수행되는 것을 특징으로 하는 배선 기판 제조방법.
- 제 43 항에 있어서,상기 도전성 부재 형성단계는, 상기 도전성 부재는 상기 개구의 중심부의 두께가 상기 개구의 측벽 부근의 두께보다 얇도록 수행되는 것을 특징으로 하는 배선 기판 제조방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2000-00389958 | 2000-12-19 | ||
JP2000389958A JP4075306B2 (ja) | 2000-12-19 | 2000-12-19 | 配線基板、lga型半導体装置、及び配線基板の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070026160A Division KR100820531B1 (ko) | 2000-12-19 | 2007-03-16 | Lga형 반도체장치용 배선기판, lga형 반도체장치 및lga형 반도체장치용 배선기판의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020050112A true KR20020050112A (ko) | 2002-06-26 |
KR100726922B1 KR100726922B1 (ko) | 2007-06-14 |
Family
ID=18856409
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020010078752A KR100726922B1 (ko) | 2000-12-19 | 2001-12-13 | Lga형 반도체장치용 배선기판, lga형 반도체장치 및 lga형 반도체장치용 배선기판의 제조방법 |
KR1020070026160A KR100820531B1 (ko) | 2000-12-19 | 2007-03-16 | Lga형 반도체장치용 배선기판, lga형 반도체장치 및lga형 반도체장치용 배선기판의 제조방법 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070026160A KR100820531B1 (ko) | 2000-12-19 | 2007-03-16 | Lga형 반도체장치용 배선기판, lga형 반도체장치 및lga형 반도체장치용 배선기판의 제조방법 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6670718B2 (ko) |
JP (1) | JP4075306B2 (ko) |
KR (2) | KR100726922B1 (ko) |
Families Citing this family (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4075306B2 (ja) * | 2000-12-19 | 2008-04-16 | 日立電線株式会社 | 配線基板、lga型半導体装置、及び配線基板の製造方法 |
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JP4075306B2 (ja) * | 2000-12-19 | 2008-04-16 | 日立電線株式会社 | 配線基板、lga型半導体装置、及び配線基板の製造方法 |
-
2000
- 2000-12-19 JP JP2000389958A patent/JP4075306B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-13 KR KR1020010078752A patent/KR100726922B1/ko not_active IP Right Cessation
- 2001-12-19 US US10/021,257 patent/US6670718B2/en not_active Expired - Fee Related
-
2003
- 2003-10-15 US US10/684,423 patent/US6943100B2/en not_active Expired - Fee Related
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2007
- 2007-03-16 KR KR1020070026160A patent/KR100820531B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100726922B1 (ko) | 2007-06-14 |
KR20070040350A (ko) | 2007-04-16 |
US20040080054A1 (en) | 2004-04-29 |
US6670718B2 (en) | 2003-12-30 |
US20020074667A1 (en) | 2002-06-20 |
KR100820531B1 (ko) | 2008-04-08 |
JP4075306B2 (ja) | 2008-04-16 |
US6943100B2 (en) | 2005-09-13 |
JP2002190551A (ja) | 2002-07-05 |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
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A107 | Divisional application of patent | ||
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