KR100256293B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR100256293B1
KR100256293B1 KR1019960052297A KR19960052297A KR100256293B1 KR 100256293 B1 KR100256293 B1 KR 100256293B1 KR 1019960052297 A KR1019960052297 A KR 1019960052297A KR 19960052297 A KR19960052297 A KR 19960052297A KR 100256293 B1 KR100256293 B1 KR 100256293B1
Authority
KR
South Korea
Prior art keywords
wiring pattern
wiring board
semiconductor device
flexible
end portion
Prior art date
Application number
KR1019960052297A
Other languages
English (en)
Other versions
KR970030698A (ko
Inventor
께이 무라야마
Original Assignee
모기 쥰이찌
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모기 쥰이찌, 신꼬오덴기 고교 가부시키가이샤 filed Critical 모기 쥰이찌
Publication of KR970030698A publication Critical patent/KR970030698A/ko
Application granted granted Critical
Publication of KR100256293B1 publication Critical patent/KR100256293B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명은 제조가 용이하고 신뢰성이 높은 반도체장치를 제공하는 것으로 최종제품이 되는 전단계에서 반도체소자의 좋고 나쁨을 판단할 수 있다. 해결수단은 절연성필름(22)상에 형성된 제1 배선패턴(28)의 일단부에 반도체소자(12)가 전기적으로 접속되어 지지된 플렉시블배선기판(40a)과, 기판의 한쪽 면에 형성된 제2 배선패턴(30)의 일단부에 비아(30c)를 거쳐서 상기 기판의 다른쪽 면에 구비한 외부접속단자(14)가 전기적으로 접속된 접속배선기판(40b)이 상기 제1 배선패턴과 상기 제2 배선패턴에 대향하여 배치되고, 상기 플렉시블배선기판(40a)과 상기 접속배선기판(40b)의 대향면 사이에 수지재(44)가 충전되어 상기 반도체소자가 봉지되고, 상기 플렉시블 배선기판의 외주연부로 뻗어나온 상기 제1 배선패턴의 타단부와, 상기 접속배선기판의 외주연부로 뻗어나온 상기 제2 배선패턴의 타단부가 전기적으로 접속되고, 상기 반도체소자와 상기 외부접속단자가 전기적으로 접속되어 이루어진다.

Description

반도체장치 및 그 제조방법
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 외부접속단자를 어레이상으로 배치한 반도체장치와 그 제조방법에 관한 것이다.
반도체패키지에는 여러가지 형태의 제품이 제공되고 있지만, 최근의 다핀화 요구에 따르는 것으로서 PPGA(Plastic Pin Grid Array) 또는 BGA(Ball Grid Array)라고 하는 반도체패키지의 실장면에 어레이상으로 외부접속단자를 배치한 제품이 있다. 이 제품은 QFP(Quad Flat Package) 등과 같이 패키지의 측면으로부터 리드 핀을 뻗어 나오게 하는 제품과 비교하여 실장밀도를 향상시킬 수 있는 이점이 있고, 또 PPGA는 세라믹 PGA와 비교하여 제조비용이 낮다는 이점을 갖고 있다.
도10은 실장면에 외부접속단자를 어레이상으로 배치한 BGA형의 반도체장치의 제품예를 나타낸다. 이 반도체장치는 기판(10)의 한쪽 면에 반도체칩(12)을 탑재하여 수지봉지하고, 기판(10)의 다른쪽 면에 외부접속단자(14)로서 납땜 볼을 접합하여 이루어진다. 반도체칩(12)과 외부접속단자(14)는 배선패턴(16)을 거쳐서 전기적으로 접속되어 있다.
그런데, 상기한 PPGA 또는 BGA인 반도체장치에서는 플라스틱기판을 접합하거나, 편면수지몰드하기 위해서는 제조공정이 복잡하게 되는 문제점이나, 패키지에 탑재하는 반도체소자(12)의 검사를 행하는 경우에 패키지가 되는 기판(10)에 반도체소자(12)를 탑재한 후(와이어본딩공정후 등)가 아니면 검사할 수 없고, 거의 최종제품이 된 시점에서 처음으로 반도체소자(12)를 검사할 수 있으므로, 최종공정 전에 미리 반도체소자의 불량품을 제거할 수 없다는 문제점이 있었다. 또 기판(10)과 실장기판의 열팽창계수에 차가 있는 경우에는 실장후에 반도체장치와 실장기판 사이에서 발생하는 열응력이 반도체장치의 신뢰성에 있어서 문제가 되었다.
본 발명은 이들 문제점을 해소하기 위해서 이루어진 것으로서, 그 목적으로 하는 바는 제조가 용이하고, 최종제품이 되기 전에도 반도체소자의 검사가 가능하여 미리 불량품을 배제시킬 수 있고, 또 실장기판 사이에서 발생하는 열응력을 억제할 수 있어 신뢰성이 높은 반도체장치로서 제공할 수 있는 반도체장치 및 그 제조방법을 제공하는 것에 있다.
제1도는 반도체장치의 제조방법의 제1 실시형태를 나타낸 설명도.
제2도는 반도체장치의 제조에 사용하는 접속배선기판의 배선패턴의 평면배치예를 나타낸 설명도.
제3도는 플렉시블 배선기판에 반도체소자를 접속하여, 접속배선기판에 외부접속단자를 접속한 상태의 단면도.
제4도는 플렉시블 배선기판과 접속배선기판을 접합한 상태의 단면도.
제5도는 패키지내에 수지재를 주입하여 반도체소자를 봉지한 상태의 단면도.
제6도는 플렉시블 배선기판에 미리 수지재를 도포한 상태의 단면도.
제7도는 반도체장치의 제조방법의 제2 실시형태를 나타낸 설명도.
제8도는 제2 실시형태의 반도체장치의 단면도.
제9도는 반도체장치의 제3 실시형태의 단면도.
제10도는 반도체장치의 종래예를 나타낸 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
12 : 반도체소자 14 : 외부접속단자
20a, 20b : 편면 동피복필름 22 : 절연성 필름
24 : 동박 25 : 개구구멍
26 : 레지스트패턴 28 : 제1 배선패턴
28a : 일단부 28b : 타단부
30 : 제2 배선패턴 30b : 타단부
30c : 비아 32, 34 : 접속용 구멍
40a : 플렉시블 배선기판 30b : 접속용 구멍
40b : 접속배선기판 42 : 이방성 도전접착제
44 : 수지재 46 : 보호수지
본 발명은 상기한 목적을 달성하기 위해서 다음 구성을 구비한다.
즉, 반도체장치에 있어서는 일단부와 타단부를 갖는 제1 배선패턴이 형성된 제1면을 갖는 절연성 플렉시블 필름을 구비하며, 상기 타단부가 상기 절연성 플렉시블 필름의 외주연부로 뻗어 있는 플렉시블 배선기판과; 일단부와 타단부를 갖는 제2 배선패턴이 형성된 제1면과, 비아를 통해 상기 제2 배선패턴의 일단부에 전기적으로 접속되는 외부접속단자가 형성된 제2면을 갖는 절연성 베이스기판을 구비하며, 상기 타단부가 상기 절연성 베이스기판의 외주연부로 뻗어 있는 접속배선기판과; 상기 제1 배선패턴의 일단부에 전기적으로 접속되며, 상기 절연성 플렉시블 필름 및 상기 절연성 베이스기판의 제1면들 사이에 위치된 반도체소자와; 상기 반도체소자가 봉지되도록 상기 제1면들 사이의 간극부분을 충전하는 수지재를 포함하며, 상기 제1 배선패턴의 타단부와 상기 제2 배선패턴의 타단부가 서로 전기적으로 접속됨으로써, 상기 반도체소자가 상기 외부접속단자에 전기적으로 접속되는 것을 특징으로 한다.
상기 접속배선기판의 절연성 베이스기판으로서는 플렉시블 필름 또는 비플렉시블 필름을 바람직하게 사용할 수 있다.
또 상기 제1 배선패턴의 타단부와 제2 배선패턴의 타단부가 이방성 도전접착제에 의해서 전기적으로 접속되어 있는 것을 특징으로 한다.
또 반도체장치의 제조방법에 있어서, 일단부와 타단부를 갖는 제1 배선패턴이 형성된 제1면과 개구구멍을 갖는 절연성 플렉시블 필름을 구비하며, 상기 일단부가 상기 개구구멍 플렉시블 필름을 구비하며, 상기 일단부가 상기 개구구멍 쪽으로 뻗어 있고 상기 타탄부가 절연성 플렉시블 필름의 외주연부로 뻗어 있는 플렉시블 배선기판과; 일단부와 타단부를 갖는 제2 배선패턴이 형성된 제1면과 비아를 통해 상기 제2 배선패턴의 일단부에 전기적으로 접속되는 외부접속단자가 형성된 제2면을 갖는 절연성 베이스기판을 구비하며, 상기 타단부가 상기 절연성 베이스기판의 외주연부로 뻗어 있는 접속배선기판을 준비하는 단계와, 상기 제1면들이 간극을 두고 서로 대향하도록 상기 플렉시블 배선기판과 상기 접속배선기판을 배치하는 단계와, 반도체소자가 상기 간극내의 상기 개구구멍에 위치하도록 상기 반도체소자를 상기 제1 배선패턴의 일단부에 전기적으로 접속하는 단계와, 상기 제1 배선패턴의 타단부와 상기 제2 배선패턴의 타단부를 서로 전기적으로 접속함으로써, 상기 반도체소자를 상기 외부접속단자에 전기적으로 접속하는 단계와, 상기 반도체소자를 봉지하도록 상기 간극부분을 수지재로 충전하는 단계를 포함하는 것을 특징으로 한다.
또 일단부와 타단부를 갖는 제1 배선패턴이 형성된 제1면을 갖는 절연성 플렉시블 필름을 구비하며, 상기 타단부가 상기 절연성 플렉시블 필름의 외주연부로 뻗어 있는 플렉시블 배선기판과; 일단부와 타단부를 갖는 제2 배선패턴이 형성된 제1면과 비아를 통해 상기 제2 배선패턴의 일단부에 전기적으로 접속되는 외부접속단자가 형성된 제2면을 갖는 절연성 베이스기판을 구비하며, 상기 타단부가 상기 절연성 베이스기판의 외주연부로 뻗어 있는 접속배선기판을 준비하는 단계와, 상기 제1면들이 간극을 두고 서로 대향하도록 상기 플렉시블 배선기판과 상기 접속배선기판을 배치하는 단계와, 반도체소자가 상기 간극내에 위치하도록 상기 반도체소자를 상기 제1 배선패턴의 일단부에 전기적으로 접속하는 단계와, 상기 제1 배선패턴의 타단부와 상기 제2 배선패턴의 타단부를 서로 전기적으로 접속함으로써, 상기 반도체소자를 상기 외부접속단자에 전기적으로 접속하는 단계와, 상기 반도체소자를 봉지하도록 상기 간극부분을 수지재로 충전하는 단계를 포함하는 것을 특징으로 한다.
또 상기 반도체장치에 제조방법에 있어서, 상기 플렉시블 배선기판의 제1 배선패턴의 타단부와 상기 접속배선기판의 제2 배선패턴의 타단부를 이방성 도전접착제를 사용하여 전기적으로 접속하는 것을 특징으로 한다.
또 상기 반도체장치의 제조방법에 있어서, 접속배선기판의 절연성 베이스기판이 플렉시블 필름 또는 비플렉시블 필름인 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시형태에 관하여 첨부 도면에 따라서 설명한다.
본 발명에 의한 반도체장치는 반도체소자를 지지하는 플렉시블 배선기판과, 외부접속단자를 지지하는 접속배선기판으로 구성된다. 플렉시블 배선기판에는 제1 배선패턴이, 접속배선기판에는 제2 배선패턴이 형성되고, 플렉시블 배선기판에서는 제1 배선패턴과 반도체소자가 전기적으로 접속되고, 접속배선기판에서는 제2 배선패턴과 외부접속단자가 전기적으로 접속되어 있다.
도1은 본 발명에 의한 반도체장치의 제조방법의 제1실시형태를 나타낸다.
도1(a)는 반도체소자를 탑재하는 플렉시블 배선기판, 접속배선기판을 형성하기 위한 편면 동피복필름(20a,20b)을 나타낸다. 편면 동피복필름(20a,20b)은 각각의 처리공정에서 소요 배선패턴을 형성하지만, 도면에서는 위치관계를 명확히 하기 위해서 상측에 플렉시블 배선기판을 형성하기 위한 편면 동피복필름(20a)을 나타내고, 하측에 접속배선기판을 형성하기 위한 편면 동피복필름(20b)을 나타낸다.
편면 동피복필름(20a,20b)은 폴리이미드필름 등의 전기적 절연성을 갖는 절연성 필름(22)의 편면에 도체층으로서 동박(24)을 피착형성한 것이다. 편면 동피복필름(20a)에는 반도체소자가 탑재되는 위치에 미리 개구구멍(25)이 구비되어 있다.
도1(b)는 편면 동피복필름(20a,20b)에 제1 배선패턴과 제2 배선패턴을 각각 형성하는 방법을 나타낸다. 편면 동피복필름(20a,20b)의 동박(24) 표면에 레지스트를 도포하고, 소정패턴으로 노광, 현상하여 레지스트패턴(26)을 형성하고, 레지스트패턴(26)을 마스크로서 동박(24)을 에칭함으로써, 각각 제1 배선패턴(28)과 제2 배선패턴(30)을 형성한다.
플렉시블 배선기판이 되는 편면 동피복필름(20a)에 구비되는 제1 배선패턴(28)의 일단부(28a)에는 반도체소자가 접속되어 탑재되고, 타단부(28b)에는 제2 배선패턴이 접속된다. 접속배선기판이 되는 편면 동피복필름(20b)에 구비되는 제2 배선패턴(30)의 일단부에는 외부접속단자를 접속하는 비아(30c)가 형성되고, 제2 배선패턴(30)의 타단부(30b)에는 플렉시블 배선기판의 제1 배선패턴(28)의 타단부(28b)가 접속된다.
도1(c)에 소정의 배선패턴을 형성한 플렉시블 배선기판과 접속배선기판을 나타낸다. 제1 배선패턴(28)의 일단부(28a)는 반도체소자의 전극배치에 맞추어 개구구멍(25)의 안쪽으로 뻗어 있고, 타단부는 플렉시블 배선기판의 외주연부까지 뻗은 타단부(28b)로서 형성되어 있다. 도1(c)에서는 레지스트패턴(26)을 용해제거하고, 제1 배선패턴(28)의 표면을 솔더레지스트 등의 보호피막(32)으로 피복하고 있다. 보호피막(32)은 일단부(28b)과 타단부(28b)를 제외한 범위를 피복한다.
외부접속단자를 접속하는 접속배선기판에서는 플렉시블 배선기판에 구비한 타단부(28b)와 동일하게 제2 배선패턴(30)의 타단부(30b)를 기판의 외주연부에 형성하는 한편, 외부접속단자를 접속하기 위해서 비아(30c)를 제2 배선패턴(30)의 일단부에 접속하여 형성한다. 외부접속단자는 어레이상으로 배치되며, 비아(30c)는 이 외부접속단자의 평면배치에 따라서 형성된다.
도2에는 접속배선기판에 구비되는 제2 배선패턴(30)과 비아(30c)의 평면배치를 나타낸다. 비아(30c)는 어레이 상으로 배치되고, 각각의 비아(30c)에 제2 배선패턴(30)의 일단부가 접속되고, 제2 배선패턴(30)의 타단은 기판의 외주연까지 뻗어 있다. 기판의 외주연에 형성된 제2 배선패턴(30)의 타단부(30b)는 전술한 바와 같이 플렉시블 배선기판에 형성되는 제1 배선패턴(28)의 타단부(28b)와 접속한다.
접속배선기판에서는 비아(30c)에 외부접속단자를 접합한다. 비아(30c)를 형성하기 위해서는 편면 동피복필름(20b)의 절연성 필름(22)을 비아(30c)의 형성위치에 맞추어 에칭하여 접속용 구멍(36)을 설비하고, 제2 배선패턴(30)을 급전층으로 하여 애디티브 도금법으로 접속용 구멍(36)내에 금속(동)을 쌓아 올려 형성할 수 있다.
외부접속단자는 이렇게 하여 비아(30c)를 형성한 후, 비아(30c)에 접속한다. 이렇게 해서, 접속배선기판의 한쪽 면에 제2 배선패턴(30)이 형성되고, 비아(30c)의 다른쪽 면에 외부접속단자가 접속된다.
또 외부접속단자를 접속배선기판에 접속하는 것은 플렉시블 배선기판과 접속배선기판을 접합하기 전이라도 좋고, 플렉시블 배선기판과 접속배선기판을 접합한 후라도 좋다.
도3에서는 상기한 바와 같이 형성한 접속배선기판(40b)에 외부접속단자(14)로서 납땜 볼을 부착한 상태를 나타낸다. 외부접속단자(14)는 접속배선기판(40b)의 다른쪽면에 어레이상으로 배치되어 있다.
또 도3에서는 플렉시블 배선기판(40a)에 반도체소자(12)를 탑재한 상태를 나타낸다. 반도체소자(12)를 개구구멍내에 뻗어 있는 배선패턴(28)의 일단부에 접속하는 방법은 TAB(Tape Automated Bonding) 테이프에 의한 일괄본딩에 의한 방법과 동일하게 행할 수 있다.
이와 같이 플렉시블 배선기판(40a)의 제1 배선패턴(28)의 일단부에 반도체소자(12)를 접속하고, 접속배선기판(40b)의 제2 배선패턴(30)의 일단부에 외부접속단자(14)를 접합한후, 플렉시블 배선기판(40a)에 형성한 제1 배선패턴(28)의 타단부(28b)와 접속배선기판(40b)에 형성한 제2 배선패턴(30)의 타단부(30b)를 접한다. 이 접합조작은 도4에 나타낸 바와 같이, 반도체소자(12)를 접속배선기판(40b)으로 향하게 해서, 제1 배선패턴(12)를 접속배선기판(40b)으로 향하게 해서, 제1 배선패턴(28)과 제2 배선패턴(30)을 대향시키고, 제1 배선패턴(28)의 타단부(28b)와 제2 배선패턴(30)의 타단부(30b)를 위치 맞춤하여 접합하는 것이다. 플렉시블 배선기판(40a)과 접속배선기판(40b)의 외주연부에서는 제1 배선패턴(28)의 타단부(28b)와 제2 배선패턴(30)의 타단부(30b)를 전기적으로 접속하면서 밀봉하여 접착한다.
제1 배선패턴(28)의 타단부(28b)와 제2 배선패턴(30)의 타단부(30b)를 전기적으로 접속하는 방법으로는 이방성도전접착제(42)를 사용하는 방법을 이용할 수 있다. 이방성 도전접착제(42)는 제1 배선패턴(28)의 타단부(28b)와 제2 배선패턴(30)의 타단부(30b)가 서로 압착되는 부분에 대하여는 전기적으로 도통하여 접착되고, 제1 배선패턴(28)의 타단부(28b)와 제2 배선패턴(30)의 타단부(30b) 이외의 부분에 대하여는 전기적으로 절연되어 접착된다.
이렇게 해서 제1 배선패턴(28)의 타단부(28b)와 이에 대응하는 제2 배선패턴(30)의 타단부(30b)를 전기적으로 접속하여, 플렉시블 배선기판(40a)과 접속배선기판(40b)의 외주연부를 접착할 수 있다. 또 이방성 도전접착제(42)를 사용하는 대신에, 제1 배선패턴(28)의 타단부(28b)와 제2 배선패턴(30)의 타단부(30b)에 미리 금도금을 행해 놓고, 타단부(28b,30b)를 서로 위치맞춤하여 열압착에 의해 접합할 수도 있다. 이 경우, 플렉시블 배선기판의 외주연부를 전체적으로 접착할 필요가 있는 경우에는 열압착한 후에 기판의 외주연부에 접착제 등을 도포하면 좋다.
상기한 바와 같이 플렉시블 배선기판(40a)과 접속배선기판(40b)을 접착한 상태에서는 도4에 나타낸 바와 같이 반도체소자(12)는 봉지되어 있지 않으므로, 다음에, 플렉시블 배선기판(40a)에 구비된 개구구멍(25)으로부터 플렉시블 배선기판(40a)과 접속배선기판(40b) 사이에 끼워진 간극내에 수지재(44)를 주입하고, 도5에 나타낸 바와 같이 패키지의 내부에 수지재(44)를 충전하여 반도체소자(12)를 봉지한다. 수지재(44)는 반도체소자(12)의 상면에도 도포하여 반도체소자(12)가 완전히 봉지되도록 한다. 수지재(44)는 반도체소자(12)를 봉지와 동시에 패키지의 형상보존성을 확보하여, 제1 배선패턴(28)과 제2 배선패턴(30)이 단락하는 것을 방지한다.
패키지의 내부에 주입하는 수지재(44)로서는 엘라스토머와 같이 탄성을 갖는 수지재가 바람직하다. 수지재(44)를 주입할 때는 개구구멍(25)으로부터 주입하기 쉽게 점도조정하여, 주입종료후에 가열하여 열경화시킴으로써 소정 형상의 반도체장치로서 얻을 수 있다. 얻은 반도체장치는 내부에 반도체소자가 봉지되어 수납되고, 절연성 필름에 의해서 외면이 보호된 제품으로 된다. 반도체장치의 실장면측의 외면에는 외부접속단자(14)가 어레이상으로 배치되어, 외부접속단자(14)와 반도체소자(12)는 반도체장치의 외주연부에서 제1 배선패턴(28)과 제2 배선패턴(30)이 타단부(28b,30b)에서 전기적으로 접속됨으로써 도통된다.
또 반도체소자(12)를 봉지하는 수지재(44)로서 엘라스토머를 사용함으로써, 반도체장치는 소정의 유연성을 얻을 수 있고, 기판에 반도체장치를 실장했을 때에 기판과 반도체장치 사이에 열팽창계수의 차이에 의한 열응력이 생긴 경우에도 반도체장치측에서 열응력을 흡수할 수 있어, 실장시의 열응력의 문제를 해소할 수 있다.
상기 제1 실시형태에서는 플렉시블 배선기판(40a)과 접속배선기판(40b)을 접합한 후, 반도체소자(12)를 탑재한 플렉시블 배선기판(40a)의 개구구멍(25)으로부터 수지재(44)를 주입했지만, 수지재(44)의 주입을 용이하게 하기 위해서 미리 플렉시블 배선기판(40a)과 접속배선기판(40b)의 대향면에 엘라스토머 등의 수지재(44)를 도포해 놓고 나서 접합하도록 하여도 좋다. 수지재(44)는 플렉시블 배선기판(40a)과 접속배선기판(40b)중 적어도 한쪽에 도포하면 좋다.
도6에 플렉시블 배선기판(40a)과 접속배선기판(40b)에 수지재(44)를 도포한 상태를 나타낸다. 플렉시블 배선기판(40a)에는 반도체소자(12)를 탑재하고 있으므로 플렉시블 배선기판(40a)에 도포하는 수지재(44)는 반도체소자(12)의 두께와 동일한 정도의 두께로 도포하는 것이 좋다. 접속배선기판(40b)에는 수지재(44)를 도포해 두지 않아도 좋으나, 미리 도포해 놓는 쪽이 반도체소자(12)와의 밀착성이 양호하게 되는 이점이 있다.
플렉시블 배선기판(40a)과 접속배선기판(40b)에 미리 엘라스토머 등의 수지재(44)를 도포하고 나서 플렉시블 배선기판(40a)과 접속배선기판(40b)을 접착하는 경우에도, 상술한 실시형태와 같이 플렉시블 배선기판(40a)의 제1 배선패턴(28)의 타단부(28b)와 접속배선기판(40b)의 제2 배선패턴(30)의 타단부(30b)는 이방성 도전접착제에 의해서 접합하는 등의 방법으로 접속할 수 있다. 플렉시블 배선기판(40a)과 접속배선기판(40b)을 접착한 후, 플렉시블 배선기판(40a)의 개구구멍(25)으로부터 수지재(44)를 주입하여, 반도체소자(12)를 봉지한다.
상기한 바와 같이 플렉시블 배선기판(40a)으로서 개구구멍(25)을 형성한 것을 사용하는 방법은 반도체소자(12)가 제1 배선패턴(28)의 일단부에 TAB 방법으로 접속할 수 있는 점과, 수지재(44)를 주입하여 반도체소자(12)를 봉지함으로써 반도체소자(12)의 전극면 등을 포함해서 확실히 또 용이하게 봉지할 수 있는 이점이 있다.
또 반도체소자(12)의 전극면을 봉지하는 경우에는 패키지내에 주입하는 수지와는 다른 수지재, 예를 들면 반도체소자를 봉지하는 포팅방법으로 사용되는 경화도가 높은 수지를 사용할 수도 있다.
도7, 8은 제2 실시형태로서, 반도체소자(12)를 탑재하는 플렉시블 배선기판(40a)으로서 개구구멍(25)을 갖지않는 것을 사용한 예를 나타낸다. 이 경우에도 편면 동피복필름의 동박을 에칭하여 제1 배선패턴(28)과 제2 배선패턴(30)을 형성한다.
도7(a)는 플렉시블 배선기판(40a)에 반도체소자(12)를 탑재하여, 접속배선기판(40b)의 제2 배선패턴(30)의 일단부에 비아(30c)를 거쳐서 외부접속단자(14)를 접합한 상태를 나타낸다. 반도체소자(12)는 제1 배선패턴(28)의 일단부에 플립칩본딩에 의해서 접속하고, 반도체소자(12)의 전극면과 플렉시블 배선기판 사이에 보호수지(46)를 주입하여 반도체소자(12)의 전극면을 봉지한다.
도7(b)는 플렉시블 배선기판(40a)과 접속배선기판(40b)을 접착하기 위해서, 플렉시블 배선기판(40a)과 접속배선기판(40b)의 대향면에 미리 엘라스토머 등의 수지재(44)를 도포한 상태를 나타낸다. 플렉시블 배선기판(40a)에 개구구멍(25)을 설비하지 않는 경우에는 후공정에서 패키지내에 수지재(44)를 주입하지 않으므로, 플렉시블 배선기판(40a)과 접속배선기판(40b)을 접착했을 때에 반도체소자(12)가 완전히 봉지되도록 수지재(44)의 도포두께를 실정해 놓을 필요가 있다.
도8은 상기의 플렉시블 배선기판(40a)과 접속배선기판(40b)을 접착하여 반도체장치를 형성한 상태를 나타낸다. 플렉시블 배선기판(40a)의 제1 배선패턴(28)과 접속배선기판(40b)의 제2 배선패턴(30)은 전술한 실시형태와 같이 플렉시블 배선기판(40a)과 접속배선기판(40b)의 외주연부에서, 제1 배선패턴(28)의 타단부(28a)과 제2 배선패턴(30)의 타단부(30b)가 이방성 도전접착제(42) 등에 의해서 전기적으로 접속된다.
본 실시형태의 반도체장치는 반도체소자(12)의 탑재부분도 포함하여 외면전체가 절연성 필름에 의해서 피복되어 있다.
도9는 본 발명의 제3 실시형태로서 외부접속단자(14)를 접합하는 접속배선기판으로서 유리에폭시, 유리폴리이미드, BT 수지 등을 기판 재질로 한 프린트배선기판(50)을 사용한 예를 나타낸다. 플렉시블 배선기판(40a)이 접착되는 프린트배선기판(50)의 한쪽 면에는 제2 배선패턴(30)이 구비되고, 제2 배선패턴(30)의 일단에는 비아(30c)를 거쳐서 프린트배선기판(50)의 다른쪽 면에 외부접속단자가 접합된다. 제2 배선패턴(30)의 타단부(30b)는 프린트배선기판(50)의 외주연부측으로 인출되어 형성된다.
비아(30c)는 프린트배선기판(50)에 관통구멍을 설비하고, 관통구멍 도금을 행함으로써 형성할 수 있다. 외부접속단자(14)는 비아(30c)에 도통해서 구비한 랜드에 접합하더라도 좋다. 이 경우, 프린트배선기판(50)의 다른쪽 면에 랜드와 관통구멍을 접속하는 배선패턴을 형성하는 경우에는 랜드부분을 제외하고 프린트배선기판(50)의 다른쪽 면 전체를 솔더레지스트로 덮도록 한다.
반도체소자(12)릍 탑재하는 플렉시블 배선기판(40a)의 구성은 전술한 실시헝태와 같고, 반도체소자(12)의 탑재용의 개구구멍(25)을 설비한 것 또는 개구구멍(25)을 설비하지 않은 것중 어느 쪽도 사용할 수 있다. 도9는 개구구멍(25)을 설비하지 않은 플렉시블 배선기판(40a)를 사용한 예를 나타낸다. 반도체장치를 조립하는 경우에는 플렉시블 배선기판(40a)에 반도체소자(12)를 탑재하여, 플렉시블 배선기판(40a)의 반도체소자(12)를 접합한 면에 소정두께로 엘라스토머 등의 수지재(44)를 도포한 후, 플렉시블 배선기판(40a)의 제1 배선패턴(28)이 형성된 면과 프린트배선기판(50)의 제2 배선패턴(30)이 형성된 면을 대향시켜 플렉시블 배선기판(40a)에 구비된 제1 배선패턴(28)의 타단부(28a)와 프린트배선기판(50)에 구비된 제2 배선패턴(30)의 타단부(30b)를 위치 맞춤하여 접합한다.
제1 배선패턴(28)의 타단부(28b)와 제2 배선패턴(30)의 타단부(30b)의 접합은 이방성 도전접착제(42)를 사용할 수도 있고, 전술한 바와 같이 제1 배선패턴(28)의 타단부(28b)와 제2 배선패턴(30)의 타단부(30b)의 표면에 미리 금도금을 행하여 압착법으로 접속할 수도 있다. 또 플렉시블 배선기판(40a)을 프린트배선기판(50)에 접착할 때에 프린트배선기판(50)의 플렉시블 배선기판(40a)를 접착하는 면에 미리 수지재(44)를 도포하고 나서 접착해도 좋다.
본 실시형태의 반도체장치는 플렉시블 배선기판(40a)과 프린트배선기판(50)으로 구성되고, 프린트배선기판(50)을 구성부재로서 사용하므로 반도체장치의 형상보존성이 향상된다는 이점이 있다.
또 상술한 플렉시블 배선기판(40a)과 접속배선기판(40b)에 의해서 반도체장치를 구성하는 경우에 패키지의 형상보존성을 향상시키는 방법으로서는 플렉시블 배선기판(40a)과 접속배선기판(40b)에 의해서 사이에 끼워지는 부위에 금속 또는 수지 등의 형상보존 프레임을 배치하여 일체로 접착하여 구성하는 방법이 있다.
또 상기 실시예에서는 플렉시블 배선기판(40a)과 접속배선기판(40b)의 4변에 제1 배선패턴(28)과 제2 배선패턴(30)을 접합했지만, 플렉시블 배선기판(40a)과 접속배선기판(40b)의 접속은 항상 4변이어야 하는 것은 아니다.
예를 들면, 플렉시블 배선기판(40a)와 접속배선기판(40b)의 대응하는 2변에 제1 배선패턴(28)과 제2 배선패턴(30)을 구비하여 접합하더라도 좋다.
이상, 플렉시블 배선기판을 사용한 반도체장치에 대해서 그 구성 및 제조방법에 대해서 설명했지만, 본 발명의 방법에 의하면 플렉시블 배선기판(40a)에 반도체소자(12)를 접속한 후에 접속배선기판(40b)를 접착하여 구성하므로, 반도체소자(12)를 플렉시블 배선기판에 탑재한 상태에서 접속배선기판(40b)과 접착하기 전에 반도체소자(12)의 좋고 나쁨을 검사할 수 있다. 따라서, 최종제품으로 하기 전에 검사에 의해 반도체소자의 불량품을 배제할 수 있다.
또 본 발명방법에서는 반도체소자(12)를 플렉시블 배선기판에 탑재하고 나서 수지재(44)를 주입하거나 또는 미리 수지재(44)를 도포하여 접착하는 방법에 의해서, 수지봉지장치를 사용하여 수지봉지하는 방법과 비교하여 용이하게 제조할 수 있다는 이점도 있다.
또 반도체장치의 전체의 두께는 거의 반도체소자(12)와 플렉시블 배선기판(40a) 및 접속배선기판(40b)의 두께를 더한 것으로, 플렉시블 배선기판(40a) 및 접속배선기판(40b)의 두께는 얇으므로 반도체장치 전체로서 얇게 형성할 수 있는 이점이 있다.
또 상기 각 실시형태에서는 외부접속단자(14)로서 납땜 볼을 사용하였지만, 외부접속단자(14)는 납땜 볼에 한정되는 것은 아니고, 리드 핀 등을 사용할 수도 있다.
본 발명에 의한 반도체장치는 상술한 바와 같이, 제조가 용이한 동시에 보다 박형으로 형성할 수 있고, 또 실장기판과의 사이에 생기는 열응력을 완화하여 신뢰성 높은 제품으로서 제공할 수 있다.
또 본 발명에 의한 반도체장치의 제조방법에 의하면, 반도체소자를 플렉시블 배선기판에 탑재한 상태로 반도체소자의 좋고 나쁨을 검사할 수 있기 때문에, 반도체소자를 봉지하기 전에 테스트나 번인을 행할 수 있어 좋은 제품만을 봉지하여 반도체장치로 할 수 있다. 또 플렉시블 배선기판은 그대로 반도체장치의 부품으로서 사용할 수 있고 종래와 같이 검사용의 캐리어에 반도체소자를 탑재할 필요가 없는 등의 효과를 거둘 수 있다.

Claims (15)

  1. 일단부와 타단부를 갖는 제1 배선패턴이 형성된 제1면을 갖는 절연성 플렉시블 필름을 구비하며, 상기 타단부가 상기 절연성 플렉시블 필름의 외주연부로 뻗어 있는 플렉시블 배선기판과; 일단부와 타단부를 갖는 제2 배선패턴이 형성된 제1면과, 비아를 통해 상기 제2 배선패턴의 일단부에 전기적으로 접속되는 외부접속단자가 형성된 제2면을 갖는 절연성 베이스기판을 구비하며, 상기 타단부가 상기 베이스기판의 외주연부로 뻗어 있는 접속배선기판과; 상기 제1 배선패턴의 일단부에 전기적으로 접속되며, 상기 절연성 플렉시블 필름 및 상기 절연성 베이스기판의 제1면들 사이에 탑재된 반도체소자와; 상기 반도체소자가 봉지되도록 상기 제1면들 사이의 간극부분을 충전하는 수지재를 포함하며, 상기 제1 배선패턴의 타단부와 상기 제2 배선패턴의 타단부가 서로 전기적으로 접속됨으로써, 상기 반도체소자가 상기 외부접속단자에 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 접속배선기판의 절연성 베이스기판이 플렉시블 필름으로 된 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 접속배선기판의 절연성 베이스기판이 비플렉시블 필름으로 된 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 제1 배선패턴의 타단부와 상기 제2 배선패턴의 타단부가 이방성 도전접착제에 의해서 서로 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
  5. 일단부와 타단부를 갖는 제1 배선패턴이 형성된 제1면과 개구구멍을 갖는 절연성 플렉시블 필름을 구비하며, 상기 일단부가 상기 개구구멍 쪽으로 뻗어 있고 상기 타탄부가 절연성 플렉시블 필름의 외주연부로 뻗어 있는 플렉시블 배선기판과; 일단부와 타단부를 갖는 제2 배선패턴이 형성된 제1면과 비아를 통해 상기 제2 배선패턴의 일단부에 전기적으로 접속되는 외부접속단자가 형성된 제2면을 갖는 절연성 베이스기판을 구비하며, 상기 타단부가 상기 베이스기판의 외주연부로 뻗어 있는 접속배선기판을 준비하는 단계와, 상기 제1면들이 간극을 두고 서로 대향하도록 상기 플렉시블 배선기판과 상기 접속배선기판을 배치하는 단계와, 반도체소자가 상기 간극내의 상기 개구구멍에 위치하도록 상기 반도체소자를 상기 제1 배선패턴의 일단부에 전기적으로 접속하는 단계와, 상기 제1 배선패턴의 타단부와 상기 제2 배선패턴의 타단부를 서로 전기적으로 접속함으로써, 상기 반도체소자를 상기 외부접속단자에 전기적으로 접속하는 단계와, 상기 반도체소자를 봉지하도록 상기 간극부분을 수지재로 충전하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 일단부와 타단부를 갖는 제1 배선패턴이 형성된 제1면과 개구구멍을 갖는 절연성 플렉시블 필름을 구비하며, 상기 일단부가 상기 개구구멍의 내부로 뻗어 있고 상기 타단부가 상기 절연성 플렉시블 필름의 외주연부로 뻗어 있는 플렉시블 배선기판과; 일단부와 타단부를 갖는 제2 배선패턴이 형성된 제1면과 비아를 통해 상기 제2 배선패턴의 일단부에 전기적으로 접속되는 외부접속단자가 형성된 제2면을 갖는 절연성 베이스기판을 구비하며, 상기 타단부가 상기 베이스기판의 외주연부로 뻗어 있는 접속배선기판을 준비하는 단계와, 상기 제1면들이 간극을 두고 서로 대향하도록 상기 플렉시블 배선기판과 상기 접속배선기판을 배치하는 단계와, 반도체소자가 상기 간극내에 위치하도록 상기 반도체소자를 상기 제1 배선패턴의 일단부에 전기적으로 접속하는 단계와, 상기 제1 배선패턴의 타단부와 상기 제2 배선패턴의 타단부를 서로 전기적으로 접속함으로써, 상기 반도체소자를 상기 외부접속단자에 전기적으로 접속하는 단계와, 상기 반도체소자를 봉지하도록 상기 간극부분을 수지재로 충전하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제5항 또는 제6항에 있어서, 상기 제1 배선패턴의 타단부와 상기 제2 배선패턴의 타단부를 이방성 도전접착제에 의해서 서로 전기적으로 접속하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제5항 또는 제6항에 있어서, 상기 접속배선기판의 절연성 베이스기판이 플렉시블 필름으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제5항 또는 제6항에 있어서, 상기 접속배선기판의 절연성 베이스기판의 비플렉시블 필름으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제5항 또는 제6항에 있어서, 상기 제1 배선패턴의 타단부와 상기 제2 배선패턴의 타단부를 금도금에 의해서 서로 전기적으로 접속하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제5항 또는 제6항에 있어서, 상기 플렉시블 배선기판 및 상기 접속배선기판의 제1면중 적어도 하나를 수지재로 도포하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 일단부와 타단부를 갖는 제1 배선패턴이 형성된 제1면을 갖는 절연성 플렉시블 필름을 구비하며, 상기 타단부가 상기 절연성 플렉시블 필름의 외주연부로 뻗어 있는 플렉시블 배선기판과; 일단부와 타단부를 갖는 제2 배선패턴이 형성된 제1면과 비아를 통해 상기 제2 배선패턴의 일단부에 전기적으로 접속되는 외부접속단자가 형성된 제2면을 갖는 절연성 베이스기판을 구비하며, 상기 타단부가 상기 베이스기판의 외주연부로 뻗어 있는 접속배선기판을 준비하는 단계와, 상기 제1면들이 간극을 두고 서로 대향하도록 상기 플렉시블 배선기판의 상기 접속배선기판을 배치하는 단계와, 반도체소자가 상기 간극내에 위치하도록 상기 반도체소자를 상기 제1 배선패턴과 일단부에 전기적으로 접속하는 단계와, 상기 제1 배선패턴의 타단부와 상기 제2 배선패턴의 타단부를 서로 전기적으로 접속함으로써, 상기 반도체소자를 상기 외부접속단자에 전기적으로 접속하는 단계와, 상기 반도체소자를 봉지하도록 상기 간극부분을 수지재로 충전하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제1항에 있어서, 상기 절연성 플렉시블 필름이 상기 반도체소자가 탑재되는 위치에 개구구멍을 구비하며, 상기 제1 배선패턴의 일단부가 상기 개구구멍 쪽으로 뻗어 있는 것을 특징으로 하는 반도체장치.
  14. 제1항에 있어서, 상기 제1 배선패턴의 타단부와 상기 제2 배선패턴의 타단부가 금도금에 의해서 서로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  15. 제1항에 있어서, 상기 플렉시블 배선기판 및 상기 접속배선기판의 제1면중 적어도 하나에 수지재가 도포된 것을 특징으로 하는 반도체장치.
KR1019960052297A 1995-11-07 1996-11-06 반도체장치 및 그 제조방법 KR100256293B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP28828495A JP3332308B2 (ja) 1995-11-07 1995-11-07 半導体装置及びその製造方法
JP95-288284 1995-11-07

Publications (2)

Publication Number Publication Date
KR970030698A KR970030698A (ko) 1997-06-26
KR100256293B1 true KR100256293B1 (ko) 2000-05-15

Family

ID=17728175

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960052297A KR100256293B1 (ko) 1995-11-07 1996-11-06 반도체장치 및 그 제조방법

Country Status (3)

Country Link
US (1) US5736780A (ko)
JP (1) JP3332308B2 (ko)
KR (1) KR100256293B1 (ko)

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3038644B2 (ja) * 1996-07-17 2000-05-08 日本特殊陶業株式会社 中継基板、その製造方法、中継基板付き基板、基板と中継基板と取付基板とからなる構造体、その製造方法およびその構造体の分解方法
JP3695893B2 (ja) * 1996-12-03 2005-09-14 沖電気工業株式会社 半導体装置とその製造方法および実装方法
KR100214544B1 (ko) * 1996-12-28 1999-08-02 구본준 볼 그리드 어레이 반도체 패키지
KR100240748B1 (ko) * 1996-12-30 2000-01-15 윤종용 기판을 갖는 반도체 칩 패키지와 그 제조 방법 및 그를 이용한적층 패키지
US6014316A (en) * 1997-06-13 2000-01-11 Irvine Sensors Corporation IC stack utilizing BGA contacts
KR100244580B1 (ko) * 1997-06-24 2000-02-15 윤종용 금속 범프를 갖는 회로 기판의 제조 방법 및 그를 이용한 반도체 칩 패키지의 제조 방법
TW396474B (en) 1997-07-11 2000-07-01 Hitachi Ltd Method for forming bump bondings
US6204093B1 (en) * 1997-08-21 2001-03-20 Micron Technology, Inc. Method and apparatus for applying viscous materials to a lead frame
JP3638771B2 (ja) * 1997-12-22 2005-04-13 沖電気工業株式会社 半導体装置
US6057612A (en) * 1998-07-02 2000-05-02 Intersil Corporation Flat power pack
JP2000100985A (ja) * 1998-09-17 2000-04-07 Nitto Denko Corp 半導体素子実装用基板およびその製造方法と用途
US6627517B1 (en) * 1999-12-08 2003-09-30 Altera Corporation Semiconductor package with improved thermal cycling performance, and method of forming same
US6320137B1 (en) * 2000-04-11 2001-11-20 3M Innovative Properties Company Flexible circuit with coverplate layer and overlapping protective layer
DE10238581B4 (de) * 2002-08-22 2008-11-27 Qimonda Ag Halbleiterbauelement
US8525314B2 (en) * 2004-11-03 2013-09-03 Tessera, Inc. Stacked packaging improvements
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP5036397B2 (ja) * 2007-05-21 2012-09-26 新光電気工業株式会社 チップ内蔵基板の製造方法
JP2009140962A (ja) * 2007-12-03 2009-06-25 Panasonic Corp 半導体装置およびその製造方法
US9070679B2 (en) * 2009-11-24 2015-06-30 Marvell World Trade Ltd. Semiconductor package with a semiconductor die embedded within substrates
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8872318B2 (en) 2011-08-24 2014-10-28 Tessera, Inc. Through interposer wire bond using low CTE interposer with coarse slot apertures
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
KR101942918B1 (ko) * 2012-05-03 2019-01-28 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 장치 어셈블리
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
TWI573503B (zh) * 2014-06-09 2017-03-01 The Power Supply Path Structure of Soft Circuit Board
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
JP6835971B2 (ja) * 2017-08-04 2021-02-24 株式会社フジクラ 多層プリント配線板の製造方法及び多層プリント配線板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6084845A (ja) * 1983-10-14 1985-05-14 Matsushita Electric Works Ltd 封止半導体装置
JPS6089945A (ja) * 1983-10-24 1985-05-20 Matsushita Electric Works Ltd 封止半導体装置
JPH07106470A (ja) * 1993-09-29 1995-04-21 Toshiba Corp 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3235493A1 (de) * 1982-09-24 1984-03-29 Siemens AG, 1000 Berlin und 8000 München Verdrahtung fuer solarzellen
US4855867A (en) * 1987-02-02 1989-08-08 International Business Machines Corporation Full panel electronic packaging structure
US4849857A (en) * 1987-10-05 1989-07-18 Olin Corporation Heat dissipating interconnect tape for use in tape automated bonding
JP3061954B2 (ja) * 1991-08-20 2000-07-10 株式会社東芝 半導体装置
JPH05102245A (ja) * 1991-10-11 1993-04-23 Nippon Steel Corp 半導体装置およびその製造方法
JP2982450B2 (ja) * 1991-11-26 1999-11-22 日本電気株式会社 フィルムキャリア半導体装置及びその製造方法
US5438224A (en) * 1992-04-23 1995-08-01 Motorola, Inc. Integrated circuit package having a face-to-face IC chip arrangement
JP3322429B2 (ja) * 1992-06-04 2002-09-09 新光電気工業株式会社 半導体装置
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
US5506756A (en) * 1994-01-25 1996-04-09 Intel Corporation Tape BGA package die-up/die down
US5608262A (en) * 1995-02-24 1997-03-04 Lucent Technologies Inc. Packaging multi-chip modules without wire-bond interconnection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6084845A (ja) * 1983-10-14 1985-05-14 Matsushita Electric Works Ltd 封止半導体装置
JPS6089945A (ja) * 1983-10-24 1985-05-20 Matsushita Electric Works Ltd 封止半導体装置
JPH07106470A (ja) * 1993-09-29 1995-04-21 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
JP3332308B2 (ja) 2002-10-07
US5736780A (en) 1998-04-07
KR970030698A (ko) 1997-06-26
JPH09134975A (ja) 1997-05-20

Similar Documents

Publication Publication Date Title
KR100256293B1 (ko) 반도체장치 및 그 제조방법
US5677575A (en) Semiconductor package having semiconductor chip mounted on board in face-down relation
US6064111A (en) Substrate for holding a chip of semi-conductor package, semi-conductor package, and fabrication process of semi-conductor package
KR19980042617A (ko) 웨이퍼 레벨 패키징
KR950704838A (ko) 영역 어레이 상호접속칩의 tab시험(tab testing of area array interconnected chips)
KR20020050112A (ko) 배선 기판, 반도체 장치 및 배선 기판의 제조방법
JPH04277636A (ja) 半導体装置とその製造方法及びこれに用いる接合体
JP2895022B2 (ja) チップスケールパッケージの製造方法
JPH02342A (ja) 集積回路チツプ取付けおよびパツケ−ジ組立体
US6407333B1 (en) Wafer level packaging
US20030116863A1 (en) Semiconductor chip-mounting board
KR20050051047A (ko) 고신뢰성을 갖는 스택형 반도체 패키지
KR100271676B1 (ko) 반도체장치용패키지및반도체장치와그들의제조방법
US5382546A (en) Semiconductor device and method of fabricating same, as well as lead frame used therein and method of fabricating same
US6586277B2 (en) Method and structure for manufacturing improved yield semiconductor packaged devices
JP4038021B2 (ja) 半導体装置の製造方法
JP3446695B2 (ja) 半導体装置
KR20040056437A (ko) 적층형 반도체 패키지 및 그 제조방법
JP2002118197A (ja) 配線基板及びそれを用いた半導体装置、ならびにその製造方法
US6624008B2 (en) Semiconductor chip installing tape, semiconductor device and a method for fabricating thereof
KR100565766B1 (ko) 반도체 칩 패키지 및 그 제조방법
KR100199851B1 (ko) 칩 스케일 패키지 및 그의 제조 방법
KR20030046788A (ko) 반도체 패키지 및 그 제조방법
JPH0936167A (ja) 半導体装置
KR100503277B1 (ko) 플립칩 패키지 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060210

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee