JPH09134975A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH09134975A
JPH09134975A JP7288284A JP28828495A JPH09134975A JP H09134975 A JPH09134975 A JP H09134975A JP 7288284 A JP7288284 A JP 7288284A JP 28828495 A JP28828495 A JP 28828495A JP H09134975 A JPH09134975 A JP H09134975A
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Abstract

(57)【要約】 【課題】 製造が容易で信頼性の高い半導体装置を提供
する。最終製品になる前段階での半導体素子の良否を判
断可能とする。 【解決手段】 絶縁性フィルム22上に形成された第1
の配線パターン28の一端部に半導体素子12が電気的
に接続されて支持されたフレキシブル配線基板40a
と、基板の一方の面に形成された第2の配線パターン3
0の一端部にビア30cを介して前記基板の他方の面に
設けた外部接続端子14が電気的に接続された接続配線
基板40bとが、前記第1の配線パターンと前記第2の
配線パターンが対向して配置され、前記フレキシブル配
線基板40aと前記接続配線基板40bの対向面間に樹
脂材44が充填されて前記半導体素子が封止され、前記
フレキシブル配線基板の外周縁部に延出した前記第1の
配線パターンの他端部と、前記接続配線基板の外周縁部
に延出した前記第2の配線パターンの他端部とが電気的
に接続され、前記半導体素子と前記外部接続端子とが電
気的に接続されて成る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、とくに外部接続端子をアレイ状に配置
した半導体装置とその製造方法に関する。
【0002】
【従来の技術】半導体パッケージには種々形態の製品が
提供されているが、最近の多ピン化の要請に応えるもの
としてPPGA(Plastic Pin Grid Array) あるいはB
GA(Ball Grid Array)といった半導体パッケージの実
装面にアレイ状に外部接続端子を配置した製品がある。
これらの製品はQFP(Quad Flat Package)等のように
パッケージの側面からリードピンを延出させる製品にく
らべて実装密度を上げることができるという利点があ
り、また、PPGAはセラミックPGAにくらべて製造
コストが安いという利点を有している。
【0003】図10は実装面に外部接続端子をアレイ状
に配置したBGA型の半導体装置の製品例を示す。この
半導体装置は基板10の一方の面に半導体チップ12を
搭載して樹脂封止し、基板10の他方の面に外部接続端
子14としてはんだボールを接合して成る。半導体チッ
プ12と外部接続端子14とは配線パターン16を介し
て電気的に接続されている。
【0004】
【発明が解決しようとする課題】ところで、上記のPP
GAあるいはBGAといった半導体装置では、プラスチ
ック基板を貼り合わせたり、片面樹脂モールドするため
製造工程が複雑になるといった問題点や、パッケージに
搭載する半導体素子12の検査を行う場合はパッケージ
となる基板10に半導体素子12を搭載した後(ワイヤ
ボンディング工程後など)でなければ検査できず、ほぼ
最終製品になったところではじめて半導体素子12の検
査が可能となることから、最終工程前にあらかじめ半導
体素子の不良品を取り除くことができないという問題点
があった。また、基板10と実装基板との熱膨張係数に
差がある場合は、実装後に半導体装置と実装基板との間
で生じる熱応力が半導体装置の信頼性の点で問題となっ
ていた。
【0005】本発明はこれらの問題点を解消すべくなさ
れたものであり、その目的とするところは、製造が容易
で、最終製品になる前に半導体素子の検査が可能であら
かじめ不良品を排除することができ、また実装基板との
間で生じる熱応力を抑えることができて信頼性の高い半
導体装置として提供することができる半導体装置及びそ
の好適な製造方法を提供するにある。
【0006】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、半導体装置にお
いては、絶縁性フィルム上に形成された第1の配線パタ
ーンの一端部に半導体素子が電気的に接続されて支持さ
れたフレキシブル配線基板と、基板の一方の面に形成さ
れた第2の配線パターンの一端部にビアを介して前記基
板の他方の面に設けた外部接続端子が電気的に接続され
た接続配線基板とが、前記第1の配線パターンと前記第
2の配線パターンが対向して配置され、前記フレキシブ
ル配線基板と前記接続配線基板の対向面間に樹脂材が充
填されて前記半導体素子が封止され、前記フレキシブル
配線基板の外周縁部に延出した前記第1の配線パターン
の他端部と、前記接続配線基板の外周縁部に延出した前
記第2の配線パターンの他端部とが電気的に接続され、
前記半導体素子と前記外部接続端子とが電気的に接続さ
れて成ることを特徴とする。前記接続配線基板としては
フレキシブル配線基板、プリント配線基板が好適に使用
できる。また、前記第1の配線パターンの他端部と第2
の配線パターンの他端部とが異方性導電接着剤によって
電気的に接続されていることを特徴とする。また、半導
体装置の製造方法において、絶縁性フィルムの半導体素
子を接続する部位に開口穴が形成されるともに、該開口
穴の内方に一端部が延在され半導体素子と電気的に接続
される第1の配線パターンが形成されたフレキシブル配
線基板と、基板の一方の面に形成された配線パターンの
一端部にビアを介して基板の他方の面に設けられる外部
接続端子が電気的に接続される第2の配線パターンが形
成された接続配線基板とを用意し、前記フレキシブル配
線基板の第1の配線パターンの一端部に半導体素子を接
続して支持し、前記半導体素子を内側にし、前記フレキ
シブル配線基板の第1の配線パターンと前記接続配線基
板の第2の配線パターンとを対向させて配置するととも
に、前記フレキシブル配線基板の外周縁部に延出する第
1の配線パターンの他端部と前記接続配線基板の外周縁
部に延出する第2の配線パターンの他端部とを電気的に
接続し、前記フレキシブル配線基板と前記接続配線基板
とで挟まれた隙間部分に、前記開口穴から樹脂材を注入
して前記半導体素子を封止することを特徴とする。ま
た、絶縁性フィルム上に半導体素子と電気的に接続され
る第1の配線パターンが形成されたフレキシブル配線基
板と、基板の一方の面に形成された第2の配線パターン
の一端部にビアを介して前記基板の他方の面に設けられ
る外部接続端子が電気的に接続される第2の配線パター
ンが形成された接続配線基板とを用意し、前記フレキシ
ブル配線基板の第1の配線パターンの一端部に半導体素
子を接続して支持し、前記半導体素子を内側にし、前記
フレキシブル配線基板の第1の配線パターンと前記接続
配線基板の第2の配線パターンとを対向させて配置する
とともに、前記フレキシブル配線基板または前記接続配
線基板の対向する少なくとも一方の面に樹脂材を塗布
し、前記フレキシブル配線基板の外周縁部に延出する第
1の配線パターンの他端部と前記接続配線基板の外周縁
部に延出する第2の配線パターンの他端部とを電気的に
接続し、前記樹脂材により前記半導体素子を封止するこ
とを特徴とする。また、前記半導体装置に製造方法にお
いて、前記フレキシブル配線基板の第1の配線パターン
の他端部と前記接続配線基板の第2の配線パターンの他
端部とを異方性導電接着剤を用いて電気的に接続するこ
とを特徴とする。また、前記半導体装置の製造方法にお
いて、接続配線基板がフレキシブル配線基板あるいはプ
リント配線基板であることを特徴とする。
【0007】
【発明の実施の形態】以下、本発明の好適な実施形態に
つき添付図面に基づいて説明する。本発明に係る半導体
装置は半導体素子を支持するフレキシブル配線基板と、
外部接続端子を支持する接続配線基板とによって構成さ
れる。フレキシブル配線基板には第1の配線パターン
が、接続配線基板には第2の配線パターンが形成され、
フレキシブル配線基板では第1の配線パターンと半導体
素子とが電気的に接続され、接続配線基板では第2の配
線パターンと外部接続端子とが電気的に接続されてい
る。
【0008】図1は本発明に係る半導体装置の製造方法
の第1の実施形態を示す。図1(a) は半導体素子を搭載
するフレキシブル配線基板と、接続配線基板を形成する
ための片面銅張りフィルム20a、20bを示す。片面
銅張りフィルム20a、20bは別々の処理工程で所要
の配線パターンを形成するが、図では位置関係を明確に
するため上側にフレキシブル配線基板を形成するための
片面銅張りフィルム20aを示し、下側に接続配線基板
を形成するための片面銅張りフィルム20bを示す。片
面銅張りフィルム20a、20bはポリイミドフィルム
等の電気的絶縁性を有する絶縁性フィルム22の片面に
導体層として銅箔24を被着形成したものである。片面
銅張りフィルム20aには半導体素子が搭載される位置
にあらかじめ開口穴25が設けてある。
【0009】図1(b) は片面銅張りフィルム20a、2
0bに第1の配線パターンと第2の配線パターンを各々
形成する方法を示す。片面銅張りフィルム20a、20
bの銅箔24の表面にレジストを塗布し、所定パターン
で露光、現像してレジストパターン26を形成し、レジ
ストパターン26をマスクとして銅箔24をエッチング
することにより、各々第1の配線パターン28と第2の
配線パターン30を形成する。
【0010】フレキシブル配線基板となる片面銅張りフ
ィルム20aに設ける第1の配線パターン28の一端部
28aには半導体素子が接続されて搭載され、他端部2
8bには第2の配線パターンが接続される。接続配線基
板となる片面銅張りフィルム20bに設ける第2の配線
パターン30の一端部には外部接続端子を接続するビア
30cが形成され、第2の配線パターン30の他端部3
0bにはフレキシブル配線基板の第1の配線パターン2
8の他端部28bが接続される。
【0011】図1(c) に所定の配線パターンを形成した
フレキシブル配線基板と接続配線基板を示す。第1の配
線パターン28の一端部28aは半導体素子の電極配置
に合わせて開口穴25の内方に延在され、他端部はフレ
キシブル配線基板の外周縁部まで延出して他端部28b
として形成されている。図1(c) ではレジストパターン
26を溶解除去し、第1の配線パターン28の表面をソ
ルダーレジストなどの保護被膜32で被覆している。保
護被膜32は一端部28bと他端部28bを除く範囲を
被覆する。
【0012】外部接続端子を接続する接続配線基板で
は、フレキシブル配線基板に設けた他端部28bと同様
に、第2の配線パターン30の他端部30bを基板の外
周縁部に形成する一方、外部接続端子を接続するための
ビア30cを第2の配線パターン30の一端部に接続し
て形成する。外部接続端子はアレイ状に配置するもので
ビア30cはこの外部接続端子の平面配置にしたがって
形成される。
【0013】図2に接続配線基板に設ける第2の配線パ
ターン30とビア30cの平面配置を示す。ビア30c
はアレイ状に配置され、各々のビア30cに第2の配線
パターン30の一端部が接続され、第2の配線パターン
30の他端は基板の外周縁まで延出される。基板の外周
縁に形成された第2の配線パターン30の他端部30b
は、前述したようにフレキシブル配線基板に形成される
第1の配線パターン28の他端部28bと接続される。
【0014】接続配線基板ではビア30cに外部接続端
子を接合する。ビア30cを形成するには、片面銅張り
フィルム20bの絶縁性フィルム22をビア30cの形
成位置に合わせてエッチングして接続用孔36を設け、
第2の配線パターン30を給電層としてアディティブめ
っき法により接続用孔36内に金属(銅)を盛り上げて
形成することができる。外部接続端子はこうしてビア3
0cを形成した後、ビア30cに接続する。こうして、
接続配線基板の一方の面に第2の配線パターン30が形
成され、ビア30cの他方の面に外部接続端子が接続さ
れる。なお、外部接続端子を接続配線基板に接続するの
は、フレキシブル配線基板と接続配線基板とを接合する
前であってもよいし、フレキシブル配線基板と接続配線
基板とを接合した後であってもよい。
【0015】図3では上記のようにして形成した接続配
線基板40bに外部接続端子14としてはんだボールを
取り付けた状態を示す。外部接続端子14は接続配線基
板40bの他方の面にアレイ状に配置されている。ま
た、図3ではフレキシブル配線基板40aに半導体素子
12を搭載した状態を示す。半導体素子12を開口孔内
に延在した配線パターン28の一端部に接続する方法は
TAB(Tape Automated Bonding) テープによる一括ボ
ンディングによる方法と同様に行うことができる。
【0016】このように、フレキシブル配線基板40a
の第1の配線パターン28の一端部に半導体素子12を
接続し、接続配線基板40bの第2の配線パターン30
の一端部に外部接続端子14を接合した後、フレキシブ
ル配線基板40aに形成した第1の配線パターン28の
他端部28bと接続配線基板40bに形成した第2の配
線パターン30の他端部30bとを接合する。この接合
操作は、図4に示すように、半導体素子12を接続配線
基板40bに向かい合わせ、第1の配線パターン28と
第2の配線パターン30とを対向させ、第1の配線パタ
ーン28の他端部28bと第2の配線パターン30の他
端部30bとを位置合わせして接合するものである。フ
レキシブル配線基板40aと接続配線基板40bの外周
縁部では第1の配線パターン28の他端部28bと第2
の配線パターン30の他端部30bとを電気的に接続し
つつシールして接着する。
【0017】第1の配線パターン28の他端部28aと
第2の配線パターン30の他端部30bとを電気的に接
続する方法としては異方性導電接着剤42を用いる方法
が利用できる。異方性導電接着剤42は第1の配線パタ
ーン28の他端部28bと第2の配線パターン30の他
端部30bが相互に圧着される部分については電気的に
導通して接着し、第1の配線パターン28の他端部28
bと第2の配線パターン30の他端部30b以外の部分
については電気的に絶縁されて接着される。
【0018】こうして第1の配線パターン28の他端部
28aとこれに対応する第2の配線パターン30の他端
部30bとを電気的に接続して、フレキシブル配線基板
40aと接続配線基板40bの外周縁部とを接着するこ
とができる。なお、異方性導電接着剤42を使用するか
わりに、第1の配線パターン28の他端部28bと第2
の配線パターン30の他端部30bにあらかじめ金めっ
きを施しておき、他端部28b、30bを相互に位置合
わせして熱圧着により接合することも可能である。この
場合、フレキシブル配線基板の外周縁部を全体的に接着
する必要がある場合は熱圧着した後、基板の外周縁部に
接着剤等を塗布すればよい。
【0019】上記のようにフレキシブル配線基板40a
と接続配線基板40bとを接着した状態では図4に示す
ように半導体素子12は封止されていないから、次に、
フレキシブル配線基板40aに設けられた開口穴25か
らフレキシブル配線基板40aと接続配線基板40bと
で挟まれた隙間内に樹脂材44を注入し、図5に示すよ
うにパッケージの内部に樹脂材44を充填して半導体素
子12を封止する。樹脂材44は半導体素子12の上面
にも塗布し、半導体素子12が完全に封止されるように
する。樹脂材44は半導体素子12を封止するとともに
パッケージの保形性を確保し、第1の配線パターン28
と第2の配線パターン30とが短絡することを防止す
る。
【0020】パッケージの内部に注入する樹脂材44と
してはエラストマーのように弾性を有する樹脂材が好適
である。樹脂材44を注入する際は開口穴25から注入
しやすいように粘度調整し、注入終了後に加熱して熱硬
化させることにより所定形状の半導体装置として得るこ
とができる。得られた半導体装置は内部に半導体素子が
封止されて収納され、絶縁フィルムによって外面が保護
された製品となる。半導体装置の実装面側の外面には外
部接続端子14がアレイ状に配置され、外部接続端子1
4と半導体素子12とは半導体装置の外周縁部で第1の
配線パターン28と第2の配線パターン30とが他端部
28b、30bで電気的に接続されることによって導通
される。
【0021】また、半導体素子12を封止する樹脂材4
4としてエラストマーを使用したことにより、半導体装
置は所定の柔軟性を得ることができ、基板に半導体装置
を実装した際に基板と半導体装置との間に熱膨張係数の
相違による熱応力が生じたような場合でも半導体装置側
で熱応力を吸収することができ、実装時における熱応力
の問題を解消することができる。
【0022】上記第1の実施形態では、フレキシブル配
線基板40aと接続配線基板40bとを接合した後、半
導体素子12を搭載したフレキシブル配線基板40aの
開口穴25から樹脂材44を注入したが、樹脂材44の
注入を容易にするため、あらかじめフレキシブル配線基
板40aと接続配線基板40bの対向面にエラストマー
等の樹脂材44を塗布しておいてから貼り合わせるよう
にするのも良い。樹脂材44はフレキシブル配線基板4
0aと接続配線基板40bの少なくとも一方に塗布すれ
ばよい。
【0023】図6にフレキシブル配線基板40aと接続
配線基板40bとに樹脂材44を塗布した状態を示す。
フレキシブル配線基板40aには半導体素子12を搭載
しているからフレキシブル配線基板40aに塗布する樹
脂材44は半導体素子12の厚さと同程度の厚さに塗布
するのがよい。接続配線基板40bには樹脂材44を塗
布しておかなくても良いが、あらかじめ塗布しておく方
が半導体素子12との密着性が良好になるという利点が
ある。
【0024】フレキシブル配線基板40aと接続配線基
板40bとにあらかじめエラストマー等の樹脂材44を
塗布してからフレキシブル配線基板40aと接続配線基
板40bとを接着する場合も、上述した実施形態と同様
にフレキシブル配線基板40aの第1の配線パターン2
8の他端部28bと接続配線基板40bの第2の配線パ
ターン30の他端部30bとは異方性導電接着剤によっ
て接合する等の方法によって接続することができる。フ
レキシブル配線基板40aと接続配線基板40bとを接
着した後、フレキシブル配線基板40aの開口穴25か
ら樹脂材44を注入し、半導体素子12を封止する。
【0025】上記のように、フレキシブル配線基板40
aとして開口穴25を形成したものを使用する方法は半
導体素子12が第1の配線パターン28の一端部にTA
B方法で接続できること、樹脂材44を注入して半導体
素子12を封止することにより半導体素子12の電極面
等を含めて確実にかつ容易に封止することができるとい
う利点がある。また、半導体素子12の電極面を封止す
る場合は、パッケージ内に注入する樹脂とは異なる樹脂
材、たとえば半導体素子を封止するポッティング方法で
使用される硬化度の高い樹脂を使用するといったことも
可能である。
【0026】図7、8は第2実施形態として、半導体素
子12を搭載するフレキシブル配線基板40aとして開
口穴25を有しないものを使用する例を示す。この場合
も片面銅張りフィルムの銅箔をエッチングして第1の配
線パターン28と第2の配線パターン30を形成する。
図7(a) はフレキシブル配線基板40aに半導体素子1
2を搭載し、接続配線基板40bの第2の配線パターン
30の一端部にビア30cを介して外部接続端子14を
接合した状態を示す。半導体素子12は第1の配線パタ
ーン28の一端部にフリップチップボンディングによっ
て接続し、半導体素子12の電極面とフレキシブル配線
基板との間に保護樹脂46を注入して半導体素子12の
電極面を封止する。
【0027】図7(b) はフレキシブル配線基板40aと
接続配線基板40bとを接着するため、フレキシブル配
線基板40aと接続配線基板40bの対向面にあらかじ
めエラストマー等の樹脂材44を塗布した状態を示す。
フレキシブル配線基板40aに開口穴25を設けていな
い場合は、後工程でパッケージ内に樹脂材44を注入し
ないから、フレキシブル配線基板40aと接続配線基板
40bとを接着した際に半導体素子12が完全に封止さ
れるよう樹脂材44の塗布厚を設定しておく必要があ
る。
【0028】図8は上記のフレキシブル配線基板40a
と接続配線基板40bとを接着して半導体装置を形成し
た状態を示す。フレキシブル配線基板40aの第1の配
線パターン28と接続配線基板40bの第2の配線パタ
ーン30は前述した実施形態と同様に、フレキシブル配
線基板40aと接続配線基板40bの外周縁部におい
て、第1の配線パターン28の他端部28aと第2の配
線パターン30の他端部30bとが異方性導電接着剤4
2等によって電気的に接続される。本実施形態の半導体
装置は半導体素子12の搭載部分も含めて外面全体が絶
縁フィルムによって被覆されている。
【0029】図9は本発明の第3実施形態として外部接
続端子14を接合する接続配線基板としてガラスエポキ
シ、ガラスポリイミド、BTレジンなどを基板の材質と
したプリント配線基板50を使用した例を示す。フレキ
シブル配線基板40aが接着されるプリント配線基板5
0の一方の面には第2の配線パターン30が設けられ、
第2の配線パターン30の一端にはビア30cを介して
プリント配線基板50の他方の面に外部接続端子14が
接合される。第2の配線パターン30の他端部30bは
プリント配線基板50の外周縁部側に引き出されて形成
される。ビア30cはプリント配線基板50にスルーホ
ールを設け、スルーホールめっきを施すことによって形
成できる。外部接続端子14はビア30cに導通して設
けたランドに接合するようにしてもよい。この場合、プ
リント配線基板50の他方の面にランドとスルーホール
とを接続する配線パターンを形成する場合には、ランド
部分を除いてプリント配線基板50の他方の面全体をソ
ルダーレジストで覆うようにする。
【0030】半導体素子12を搭載するフレキシブル配
線基板40aの構成は前述した実施形態と同様で、半導
体素子12の搭載用の開口穴25を設けたものあるいは
開口穴25を設けないもののどちらも使用できる。図9
は開口穴25を設けないフレキシブル配線基板40aを
使用した例を示す。半導体装置を組み立てる場合は、フ
レキシブル配線基板40aに半導体素子12を搭載し、
フレキシブル配線基板40aの半導体素子12を接合し
た面に所定厚でエラストマー等の樹脂材44を塗布した
後、フレキシブル配線基板40aの第1の配線パターン
28が形成された面とプリント配線基板50の第2の配
線パターン30が形成された面とを対向させフレキシブ
ル配線基板40aに設けた第1の配線パターン28の他
端部28aとプリント配線基板50に設けた第2の配線
パターン30の他端部30bとを位置合わせして接合す
る。
【0031】第1の配線パターン28の他端部28bと
第2の配線パターン30の他端部30bの接合は異方性
導電接着剤42を用いて行うこともできるし、前述した
ように第1の配線パターン28の他端部28bと第2の
配線パターン30の他端部30bとの表面にあらかじめ
金めっきを施して圧着法により接続することもできる。
また、フレキシブル配線基板40aをプリント配線基板
50に接着する際にプリント配線基板50のフレキシブ
ル配線基板40aを接着する面にあらかじめ樹脂材44
を塗布してから接着するようにしてもよい。
【0032】本実施形態の半導体装置はフレキシブル配
線基板40aとプリント配線基板50によって構成さ
れ、プリント配線基板50を構成部材として用いること
から、半導体装置の保形性が向上するという利点があ
る。なお、前述したフレキシブル配線基板40aと接続
配線基板40bによって半導体装置を構成する場合でパ
ッケージの保形性を向上させる方法としては、フレキシ
ブル配線基板40aと接続配線基板40bによって挟ま
れる部位に金属あるいは樹脂等の保形枠を配置して一体
に接着して構成する方法がある。
【0033】また、上記実施例ではフレキシブル配線基
板40aと接続配線基板40bの四辺で第1の配線パタ
ーン28と第2の配線パターン30とを接合したが、フ
レキシブル配線基板40aと接続配線基板40bの接続
は常に四辺でしなければならないものではない。たとえ
ば、フレキシブル配線基板40aと接続配線基板40b
の対応する二辺に第1の配線パターン28と第2の配線
パターン30を設けて接合してもよい。
【0034】以上、フレキシブル配線基板を用いた半導
体装置についてその構成および製造方法について説明し
たが、本発明方法によればフレキシブル配線基板40a
に半導体素子12を接続した後に接続配線基板40bを
接着して構成するようにするから、半導体素子12をフ
レキシブル配線基板に搭載した状態で接続配線基板40
bと接着する前に半導体素子12の良否を検査すること
ができる。したがって、最終製品とする前に検査により
半導体素子の不良品を排除することができる。
【0035】また、本発明方法では半導体素子12をフ
レキシブル配線基板に搭載してから樹脂材44を注入す
るかあるいはあらかじめ樹脂材44を塗布して接着する
という方法によるから、樹脂封止装置を使用して樹脂封
止する方法にくらべて製造が容易になるという利点もあ
る。また、半導体装置の全体の厚さはほぼ半導体素子1
2とフレキシブル配線基板40aおよび接続配線基板4
0bの厚さを加えたものであり、フレキシブル配線基板
40aおよび接続配線基板40bの厚さは薄いから半導
体装置全体として薄く形成できるという利点がある。な
お、上記各実施形態では外部接続端子14としてはんだ
ボールを使用したが、外部接続端子14ははんだボール
に限定されるものではなく、リードピン等を使用するこ
とも可能である。
【0036】
【発明の効果】本発明に係る半導体装置は、上述したよ
うに、製造が容易であるとともに、より薄型に形成する
ことができ、また、実装基板との間に生じる熱応力を緩
和して信頼性の高い製品として提供することができる。
また、本発明に係る半導体装置の製造方法によれば、半
導体素子をフレキシブル配線基板に搭載した状態で半導
体素子の良否が検査できるので、半導体素子を封止する
前に電気テストやバーンインを行うことができ良品のみ
を封止して半導体装置とすることができる。また、フレ
キシブル配線基板はそのまま半導体装置の部品として使
用でき従来のように検査用のキャリアに半導体素子を搭
載するといった必要がない等の著効を奏する。
【図面の簡単な説明】
【図1】半導体装置の製造方法の第1実施形態を示す説
明図である。
【図2】半導体装置の製造に用いる接続配線基板の配線
パターンの平面配置例を示す説明図である。
【図3】フレキシブル配線基板に半導体素子を接続し、
接続配線基板に外部接続端子を接続した状態の断面図で
ある。
【図4】フレキシブル配線基板と接続配線基板とを接合
した状態の断面図である。
【図5】パッケージ内に樹脂材を注入して半導体素子を
封止した状態の断面図である。
【図6】フレキシブル配線基板にあらかじめ樹脂材を塗
布した状態の断面図である。
【図7】半導体装置の製造方法の第2実施形態を示す説
明図である。
【図8】第2実施形態の半導体装置の断面図である。
【図9】半導体装置の第3実施形態の断面図である。
【図10】半導体装置の従来例を示す断面図である。
【符号の説明】
12 半導体素子 14 外部接続端子 20a、20b 片面銅張りフィルム 22 絶縁フィルム 24 銅箔 25 開口穴 26 レジストパターン 28 第1の配線パターン 28a 一端部 28b 他端部 30 第2の配線パターン 30b 他端部 30c 接続部 32、34 保護被膜 36 接続用孔 40a フレキシブル配線基板 40b 接続配線基板 42 異方性導電接着剤 44 樹脂材 46 保護樹脂
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成8年3月6日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】請求項5
【補正方法】変更
【補正内容】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0006
【補正方法】変更
【補正内容】
【0006】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、半導体装置にお
いては、絶縁性フィルム上に形成された第1の配線パタ
ーンの一端部に半導体素子が電気的に接続されて支持さ
れたフレキシブル配線基板と、基板の一方の面に形成さ
れた第2の配線パターンの一端部にビアを介して前記基
板の他方の面に設けた外部接続端子が電気的に接続され
た接続配線基板とが、前記第1の配線パターンと前記第
2の配線パターンが対向して配置され、前記フレキシブ
ル配線基板と前記接続配線基板の対向面間に樹脂材が充
填されて前記半導体素子が封止され、前記フレキシブル
配線基板の外周縁部に延出した前記第1の配線パターン
の他端部と、前記接続配線基板の外周縁部に延出した前
記第2の配線パターンの他端部とが電気的に接続され、
前記半導体素子と前記外部接続端子とが電気的に接続さ
れて成ることを特徴とする。前記接続配線基板としては
フレキシブル配線基板、プリント配線基板が好適に使用
できる。また、前記第1の配線パターンの他端部と第2
の配線パターンの他端部とが異方性導電接着剤によって
電気的に接続されていることを特徴とする。また、半導
体装置の製造方法において、絶縁性フィルムの半導体素
子を接続する部位に開口穴が形成されるともに、該開
口穴の内方に一端部が延在され半導体素子と電気的に接
続される第1の配線パターンが形成されたフレキシブル
配線基板と、基板の一方の面に形成された配線パターン
の一端部にビアを介して基板の他方の面に設けられる外
部接続端子が電気的に接続される第2の配線パターンが
形成された接続配線基板とを用意し、前記フレキシブル
配線基板の第1の配線パターンの一端部に半導体素子を
接続して支持し、前記半導体素子を内側にし、前記フレ
キシブル配線基板の第1の配線パターンと前記接続配線
基板の第2の配線パターンとを対向させて配置するとと
もに、前記フレキシブル配線基板の外周縁部に延出する
第1の配線パターンの他端部と前記接続配線基板の外周
縁部に延出する第2の配線パターンの他端部とを電気的
に接続し、前記フレキシブル配線基板と前記接続配線基
板とで挟まれた隙間部分に、前記開口穴から樹脂材を注
入して前記半導体素子を封止することを特徴とする。ま
た、絶縁性フィルム上に半導体素子と電気的に接続され
る第1の配線パターンが形成されたフレキシブル配線基
板と、基板の一方の面に形成された第2の配線パターン
の一端部にビアを介して前記基板の他方の面に設けられ
る外部接続端子が電気的に接続される第2の配線パター
ンが形成された接続配線基板とを用意し、前記フレキシ
ブル配線基板の第1の配線パターンの一端部に半導体素
子を接続して支持し、前記半導体素子を内側にし、前記
フレキシブル配線基板の第1の配線パターンと前記接続
配線基板の第2の配線パターンとを対向させて配置する
とともに、前記フレキシブル配線基板または前記接続配
線基板の対向する少なくとも一方の面に樹脂材を塗布
し、前記フレキシブル配線基板の外周縁部に延出する第
1の配線パターンの他端部と前記接続配線基板の外周縁
部に延出する第2の配線パターンの他端部とを電気的に
接続し、前記樹脂材により前記半導体素子を封止するこ
とを特徴とする。また、前記半導体装置に製造方法にお
いて、前記フレキシブル配線基板の第1の配線パターン
の他端部と前記接続配線基板の第2の配線パターンの他
端部とを異方性導電接着剤を用いて電気的に接続するこ
とを特徴とする。また、前記半導体装置の製造方法にお
いて、接続配線基板がフレキシブル配線基板あるいはプ
リント配線基板であることを特徴とする。

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 絶縁性フィルム上に形成された第1の配
    線パターンの一端部に半導体素子が電気的に接続されて
    支持されたフレキシブル配線基板と、基板の一方の面に
    形成された第2の配線パターンの一端部にビアを介して
    前記基板の他方の面に設けた外部接続端子が電気的に接
    続された接続配線基板とが、前記第1の配線パターンと
    前記第2の配線パターンが対向して配置され、 前記フレキシブル配線基板と前記接続配線基板の対向面
    間に樹脂材が充填されて前記半導体素子が封止され、 前記フレキシブル配線基板の外周縁部に延出した前記第
    1の配線パターンの他端部と、前記接続配線基板の外周
    縁部に延出した前記第2の配線パターンの他端部とが電
    気的に接続され、前記半導体素子と前記外部接続端子と
    が電気的に接続されて成ることを特徴とする半導体装
    置。
  2. 【請求項2】 前記接続配線基板がフレキシブル配線基
    板であることを特徴とする請求項1記載の半導体装置。
  3. 【請求項3】 前記接続配線基板がプリント配線基板で
    あることを特徴とする請求項1記載の半導体装置。
  4. 【請求項4】 第1の配線パターンの他端部と第2の配
    線パターンの他端部とが異方性導電接着剤によって電気
    的に接続されていることを特徴とする請求項1、2また
    は3記載の半導体装置。
  5. 【請求項5】 絶縁性フィルムの半導体素子を接続する
    部位に開口穴が形成されるともに、該開口穴の内方に一
    端部が延在され半導体素子と電気的に接続される第1の
    配線パターンが形成されたフレキシブル配線基板と、基
    板の一方の面に形成された配線パターンの一端部にビア
    を介して基板の他方の面に設けられる外部接続端子が電
    気的に接続される第2の配線パターンが形成された接続
    配線基板とを用意し、 前記フレキシブル配線基板の第1の配線パターンの一端
    部に半導体素子を接続して支持し、 前記半導体素子を内側にし、前記フレキシブル配線基板
    の第1の配線パターンと前記接続配線基板の第2の配線
    パターンとを対向させて配置するとともに、前記フレキ
    シブル配線基板の外周縁部に延出する第1の配線パター
    ンの他端部と前記接続配線基板の外周縁部に延出する第
    2の配線パターンの他端部とを電気的に接続し、 前記フレキシブル配線基板と前記接続配線基板とで挟ま
    れた隙間部分に、前記開口穴から樹脂材を注入して前記
    半導体素子を封止することを特徴とする半導体装置の製
    造方法。
  6. 【請求項6】 絶縁性フィルム上に半導体素子と電気的
    に接続される第1の配線パターンが形成されたフレキシ
    ブル配線基板と、基板の一方の面に形成された第2の配
    線パターンの一端部にビアを介して前記基板の他方の面
    に設けられる外部接続端子が電気的に接続される第2の
    配線パターンが形成された接続配線基板とを用意し、 前記フレキシブル配線基板の第1の配線パターンの一端
    部に半導体素子を接続して支持し、 前記半導体素子を内側にし、前記フレキシブル配線基板
    の第1の配線パターンと前記接続配線基板の第2の配線
    パターンとを対向させて配置するとともに、前記フレキ
    シブル配線基板または前記接続配線基板の対向する少な
    くとも一方の面に樹脂材を塗布し、 前記フレキシブル配線基板の外周縁部に延出する第1の
    配線パターンの他端部と前記接続配線基板の外周縁部に
    延出する第2の配線パターンの他端部とを電気的に接続
    し、前記樹脂材により前記半導体素子を封止することを
    特徴とする半導体装置の製造方法。
  7. 【請求項7】 フレキシブル配線基板の第1の配線パタ
    ーンの他端部と前記接続配線基板の第2の配線パターン
    の他端部とを異方性導電接着剤を用いて電気的に接続す
    ることを特徴とする請求項5または6記載の半導体装置
    の製造方法。
  8. 【請求項8】 前記接続配線基板がフレキシブル配線基
    板であることを特徴とする請求項5、6または7記載の
    半導体装置の製造方法。
  9. 【請求項9】 前記接続配線基板がプリント配線基板で
    あることを特徴とする請求項5、6または7記載の半導
    体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008288490A (ja) * 2007-05-21 2008-11-27 Shinko Electric Ind Co Ltd チップ内蔵基板の製造方法

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3038644B2 (ja) * 1996-07-17 2000-05-08 日本特殊陶業株式会社 中継基板、その製造方法、中継基板付き基板、基板と中継基板と取付基板とからなる構造体、その製造方法およびその構造体の分解方法
JP3695893B2 (ja) * 1996-12-03 2005-09-14 沖電気工業株式会社 半導体装置とその製造方法および実装方法
KR100214544B1 (ko) * 1996-12-28 1999-08-02 구본준 볼 그리드 어레이 반도체 패키지
KR100240748B1 (ko) * 1996-12-30 2000-01-15 윤종용 기판을 갖는 반도체 칩 패키지와 그 제조 방법 및 그를 이용한적층 패키지
US6014316A (en) * 1997-06-13 2000-01-11 Irvine Sensors Corporation IC stack utilizing BGA contacts
KR100244580B1 (ko) 1997-06-24 2000-02-15 윤종용 금속 범프를 갖는 회로 기판의 제조 방법 및 그를 이용한 반도체 칩 패키지의 제조 방법
TW396474B (en) 1997-07-11 2000-07-01 Hitachi Ltd Method for forming bump bondings
US6204093B1 (en) * 1997-08-21 2001-03-20 Micron Technology, Inc. Method and apparatus for applying viscous materials to a lead frame
JP3638771B2 (ja) * 1997-12-22 2005-04-13 沖電気工業株式会社 半導体装置
US6057612A (en) * 1998-07-02 2000-05-02 Intersil Corporation Flat power pack
JP2000100985A (ja) * 1998-09-17 2000-04-07 Nitto Denko Corp 半導体素子実装用基板およびその製造方法と用途
US6627517B1 (en) * 1999-12-08 2003-09-30 Altera Corporation Semiconductor package with improved thermal cycling performance, and method of forming same
US6320137B1 (en) * 2000-04-11 2001-11-20 3M Innovative Properties Company Flexible circuit with coverplate layer and overlapping protective layer
DE10238581B4 (de) * 2002-08-22 2008-11-27 Qimonda Ag Halbleiterbauelement
US8525314B2 (en) * 2004-11-03 2013-09-03 Tessera, Inc. Stacked packaging improvements
US8058101B2 (en) * 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP2009140962A (ja) * 2007-12-03 2009-06-25 Panasonic Corp 半導体装置およびその製造方法
US9070679B2 (en) * 2009-11-24 2015-06-30 Marvell World Trade Ltd. Semiconductor package with a semiconductor die embedded within substrates
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US8872318B2 (en) 2011-08-24 2014-10-28 Tessera, Inc. Through interposer wire bond using low CTE interposer with coarse slot apertures
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
KR101942918B1 (ko) * 2012-05-03 2019-01-28 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 장치 어셈블리
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
TWI573503B (zh) * 2014-06-09 2017-03-01 The Power Supply Path Structure of Soft Circuit Board
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US11277924B2 (en) * 2017-08-04 2022-03-15 Fujikura Ltd. Method for manufacturing multilayer printed wiring board and multilayer printed wiring board

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3235493A1 (de) * 1982-09-24 1984-03-29 Siemens AG, 1000 Berlin und 8000 München Verdrahtung fuer solarzellen
JPS6084845A (ja) * 1983-10-14 1985-05-14 Matsushita Electric Works Ltd 封止半導体装置
JPS6089945A (ja) * 1983-10-24 1985-05-20 Matsushita Electric Works Ltd 封止半導体装置
US4855867A (en) * 1987-02-02 1989-08-08 International Business Machines Corporation Full panel electronic packaging structure
US4849857A (en) * 1987-10-05 1989-07-18 Olin Corporation Heat dissipating interconnect tape for use in tape automated bonding
JP3061954B2 (ja) * 1991-08-20 2000-07-10 株式会社東芝 半導体装置
JPH05102245A (ja) * 1991-10-11 1993-04-23 Nippon Steel Corp 半導体装置およびその製造方法
JP2982450B2 (ja) * 1991-11-26 1999-11-22 日本電気株式会社 フィルムキャリア半導体装置及びその製造方法
US5438224A (en) * 1992-04-23 1995-08-01 Motorola, Inc. Integrated circuit package having a face-to-face IC chip arrangement
JP3322429B2 (ja) * 1992-06-04 2002-09-09 新光電気工業株式会社 半導体装置
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
JPH07106470A (ja) * 1993-09-29 1995-04-21 Toshiba Corp 半導体装置
US5506756A (en) * 1994-01-25 1996-04-09 Intel Corporation Tape BGA package die-up/die down
US5608262A (en) * 1995-02-24 1997-03-04 Lucent Technologies Inc. Packaging multi-chip modules without wire-bond interconnection

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008288490A (ja) * 2007-05-21 2008-11-27 Shinko Electric Ind Co Ltd チップ内蔵基板の製造方法

Also Published As

Publication number Publication date
KR970030698A (ko) 1997-06-26
JP3332308B2 (ja) 2002-10-07
KR100256293B1 (ko) 2000-05-15
US5736780A (en) 1998-04-07

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