KR100214544B1 - 볼 그리드 어레이 반도체 패키지 - Google Patents

볼 그리드 어레이 반도체 패키지 Download PDF

Info

Publication number
KR100214544B1
KR100214544B1 KR1019960075051A KR19960075051A KR100214544B1 KR 100214544 B1 KR100214544 B1 KR 100214544B1 KR 1019960075051 A KR1019960075051 A KR 1019960075051A KR 19960075051 A KR19960075051 A KR 19960075051A KR 100214544 B1 KR100214544 B1 KR 100214544B1
Authority
KR
South Korea
Prior art keywords
leads
paddle
attached
semiconductor package
grid array
Prior art date
Application number
KR1019960075051A
Other languages
English (en)
Other versions
KR19980055815A (ko
Inventor
이주화
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019960075051A priority Critical patent/KR100214544B1/ko
Priority to CN97112488A priority patent/CN1099131C/zh
Priority to US08/985,959 priority patent/US6201294B1/en
Priority to JP9342393A priority patent/JP2942924B2/ja
Publication of KR19980055815A publication Critical patent/KR19980055815A/ko
Application granted granted Critical
Publication of KR100214544B1 publication Critical patent/KR100214544B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 볼 그리드 어레이(Ball Grid Array : BGA) 반도체 패키지에 관한 것으로, 그 구성은 패들(11)과; 상기 패들(11)의 상면에 절연성 접착제(30)를 매개로 부착되어 있는 반도체 칩(40)과; 상기 패들(11)의 외곽 주위에 일정한 간격으로 배열되고, 일측이 하방향으로 절곡되어 있는 복수의 제1리드들(13)과; 상기 제1리드들(13)의 하면에 부착되어 있는 복수의 제2리드들(21)과; 상기 반도체 칩(40)과 상기 각 제1리드(13) 사이를 전기적으로 연결하는 복수의 도전성 와이어들(50)과; 상기 구조 전체를 밀봉하되, 상기 제2리드들(21)의 하면은 외부로 노출되도록 밀봉되어 있는 몰딩부(60)와; 그리고, 상기 각 제2리드(21)의 하면에 각각 부착된 복수의 솔더볼(70)을 포함하여 구성된다.

Description

볼 그리드 어레이 반도체 패키지
제1도는 종래 볼 그리드 어레이 반도체 패키지의 구성을 보인 종단면도.
제2a도와 b도는 본 발명에 따른 제 1리드프레임의 평면도 및 종단면도.
제3도는 본 발명에 따른 제2리드프레임의 평면도.
제4도는 본 발명의 제1실시예에 따른 볼 그리드 어레이 반도체 패키지의 종단면도.
제5도는 본 발명의 제2실시예에 따른 볼 그리드 어레이 반도체 패키지의 종단면도.
제6도는 본 발명의 제3실시예에 따른 볼 그리드 어레이 반도체 패키지의 종단면도.
제7도는 본 발명의 제4실시예에 따른 볼 그리드 어레이 반도체 패키지의 종단면도.
제8도는 본 발명의 제5실시예에 따른 볼 그리드 어레이 반도체 패키지의 종단면도.
제9도는 본 발명의 제6실시예에 따른 볼 그리드 어레이 반도체 패키지의 종단면도.
* 도면의 주요 부분에 대한 부호의 설명
11, 91 : 패들 13, 92 : 제 1리드
21, 93 : 제 2리드 30, 94 : 절연성 접착제
40, 95 : 반도체 칩 50, 96 : 도전성 와이어
60, 97 : 몰딩부 70, 98 : 솔더볼
본 발명은 볼 그리드 어레이(Ball Grid Array : 이하 BGA) 반도체 패키지에
관한 것으로, 특히 종래의 기판 대신 리드프레임을 사용한 BGA 반도체 패키지에 관한 것이다.
최근 다핀 패키지의 하나로써 각광 받는 쿼드 플래트 패키지(QUAD FLAT PACKAGE ; 이하 QFP라 칭함)는, 다핀화 추세로 인하여 아웃리드의 폭이 점점 얇아짐과 아울러 리드간의 피치가 미세화되기 때문에 리드의 휨이 쉽게 발생되며, 또한 인쇄회로기판(PRINTED CIRCUIT BOARD ; PCB)에 표면실장할 때 그 인쇄회로기판과 패키지 간의 정렬 및 솔더의 양 조절이 어려운 단점을 가지고 있었다. 따라서, 다핀화 추세에 부응하면서 상기와 같은 QFP의 단점을 해결하는 BGA 반도체 패키지가 개발되어 사용되고 있는 바, 그 BGA 반도체 패키지는 아웃리드가 없고 그대신 솔더볼이 아웃리드의 역할을 하기 때문에 상기 QFP의 단점을 해소할 수 있게 되었다.
제1도는 종래 BGA 반도체 패키지의 구성을 보인 종단면도로서, 이에 도시된 바와 같이, 다수의 내부리드(미도시)가 미세한 배선 형태로 내설되어 있는 기판(1)이 있고, 상기 기판(1)의 상부에 반도체 칩(2)이 접착제(3)를 매개로 하여 부착되어 있으며, 상기 반도체 칩(2)과 상기 기판(1)에 내설된 각 내부리드의 일단이 다수의 도전성 와이어(4)에 의해 전기적으로 연결되어 있다. 또한, 상기 반도체 칩(2)과 와이어(4)를 감싸도록 상기 기판(1) 상부의 일정면적을 에폭시몰딩 화합물로 밀봉한 몰딩부(5)가 형성되어 있고, 상기 기판(1)의 하면에는 그 기판(1)에 내설된 각 내부리드의 다른 일단에 연결되도록 다수개의 솔더볼(6)이 부착되어 있다. 여기서, 상기 내부리드들은 기판의 상,하부를 전기적으로 연결하여 주는 전기적 통로가 된다.
그런데, 상기 종래의 BGA 반도체 패키지는, 내부리드가 내설된 기판(1)을 사용하고 있는데, 그 기판(1)은 잘 얄려진 바와 같이 도전층과 절연층의 적층 및 식각에 의해 제조되기 때문에 흡습율이 매우 높은 특성을 가지게 된다. 따라서 반도체 패키지의 신뢰성 검사시에 그 기판(1) 내부의 증기압에 의한 계면분리(DELAMINATION) 및 크랙(CRACK)등이 발생하여 중간에 억제됨이 없이 발전하게 되기 때문에 패키기의 신뢰성을 향상시키는데 한계가 있었다. 또한, 상기 기판(1)의 상면 위로만 에폭시 몰딩부(5)가 형성되어 있으므로, 그 기판(1)과 몰딩부(5)와의 경계면에서 계면분리 현상이 쉽게 발생하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 감안하여 안출한 것으로서, 그 목적은 종래의 기판 대신 본 발명에 따른 리드프레임을 사용하여 BGA 반도체 패키지를 구성함으로써, 그 기판으로 인한 계면분리 및 박리 현상을 방지하도록 하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 BGA 반도체 패키지는: 패들과; 그 패들의 상면에 부착되어 있는 반도체 칩과; 그 패들의 외곽 주위에 일정한 간격으로 배열되고, 일측이 하방향으로 절곡되어 있는 복수의 제1리드들과; 그 제1리드들의 하면에 부착되어 있는 복수의 제2리드들과; 상기 반도체 칩과 상기 제1리드 사이를 전기적으로 연결하는 복수의 도전성 와이어들과; 상기 구조 전체를 밀봉하되, 상기 제2리드들의 하면은 외부로 노출되도록 밀봉되어 있는 몰딩부와; 그리고, 상기 제2리드의 하면에 각각 부착된 복수의 솔더볼을 포함하여 구성한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 BGA 반도체 패키지에 대하여 상세히 설명하기로 한다.
제2도의 (a)와 (b)는 본 발명에 따른 제1리드프레임의 평면도 및 종 단면도를 나타낸 것으로, 이에 도시된 바와 같이, 반도체 칩(미도시)을 안착시키기위한 사각형 패들(11)이 형성되어 있고, 그 패들(11)의 외곽 주변에는 일측부가 하향 절곡된 복수의 제1리드(13)들이 일정한 간격으로 배열되어 있으며, 상기 절곡된 제1리드(13)들의 일측부는 리드지지바(15)에 접속되어 지지되고 있다.
또한, 상기 패들(11)은 타이바(Tai bar)(17)에 의해 리드지지바(15)에 접속되어 지지되고 있다. 미설명 부호 19는 본 발명에 따른 제1리드프레임(10)을 이용하여 패키징을 할 때에 뒤에 설명될 제3도의 제2리드프레임(20)의 접합부(25)와 접합되는 제1리드프레임(10)의 접합부(19)를 나타낸다.
제3도는 본 발명에 따른 제2리드프레임의 평면도를 나타낸 것으로, 제2도의 상기 각 제1리드(13)에 대응하도록 형성된 복수의 제2리드(21)들을 구비하고 있으며, 각 제2리드(21)의 일단부는 원형으로 형성으로 형성되어 있고, 다른일단부는 리드지지바(23)에 접속되어 있다. 또한, 규칙적으로 배열된 상기 제2리드(21)들은 원형으로 형성된 각 제 1리드(21)의 단부(21a)가 서로 겹치지 않도록 하기 위해 상대적으로 짧은 제2리드(21a)와 제2리드(21b)가 교대로 배열되어 있다. 미설명부호 25는 접합부를 나타낸다.
제4도는 본 발명의 제1실시예에 따른 BGA 반도체 패키지의 종단면도로서, 이에 도시된 바와 같이, 패들(11)이 있고, 그 패들(11)의 외곽 둘레에는 일측이 하방향으로 절곡된 복수의 제1리드(13)가 일정한 간격으로 배열되어 있으며, 그 제1리드(13)들의 하면에는 복수의 제2리드(21)가 각각 부착되어 있다. 상기 패들(11)의 상면에는 절연성 접착제(30)를 매개로 반도체 칩(40)이 부착되어 있으며, 그 반도체 칩(40)과 상기 각 제1리드(13) 사이는 복수의 도전성 와이어(50)에 의해 상호 전기적으로 연결되어 있다. 그리고, 상기 제2리드(21)들의 하면만 외부로 노출되도록 상기 구조 전체를 밀봉하고 있는 몰딩부(60)가 형성되어 있고, 그 노출된 각 제2리드(21)의 하면에는 솔더볼(70)이 부착되어 있는바, 보다 상세히 설명하면, 이 솔더볼(70)은 제3도에 도시된 제2리드(21)들의 단부 즉, 원형으로 된 단부에 부착되어 있으며, 그 솔더볼(70)이 부착된 부분외의 상기 제2리드(21)들의 하면은 부식을 방지하기 위한 코팅(80)이 되어 있다.
제5도는 본 발명의 제2실시예로서, 제4도에 도시된 본 발명의 제1실시예 에 있어서, 반도체 칩(40)이 절연성 접착제(30)를 매개로 패들(11)의 하면에 부착되어있고, 그 반도체 칩(40)과 각 내부리드(13) 사이는 그 패들(11) 밑에서 도전성 와이어(50)에 의해 상호 전기적으로 연결되어 있다. 그외의 구조는 제4도에 도시된 본 발명의 제1실시예와 동일하다. 즉, 제5도는 제4도에서와 같이 반도체 칩(40)이 패들(11)의 상면에 부착되어 있는 대신에 그 패들(11)의 하면에 반도체 칩(40)이 부착되어 있는 것이 특징이다. 제5도와 같은 본 발명의 구조는 완성된 반도체 패키지의 높이를 낮출 수 있다.
제6도는 본 발면의 제3실시예로서, 제5도에 도시된 본 발명의 제2실시예 에 있어서, 패들(11)의 상면이 외부로 드러나도록 몰딩된 몰딩부(60)의 구조를 나타낸다. 이와 같은 구조는 반도체 칩(40)으로부터 발생되는 열을 보다 쉽게 외부로 방출하는 효과가 있다.
제7도는 본 발명의 제4실시예로서, 도시된 바와 같이, 패들(91)이 있고, 그 패들(91)의 외곽 둘레에는 복수의 제1리드(92)가 일정한 간격으로 배열되어 있으며, 그 제1리드(92)들의 하면에는 일측이 하향 절곡된 복수의 제2리드(93)가 각각 부착되어 있다. 상기 패들(91)의 상면에는 절연성 접착제(94)를 매개로 반도체 칩(95)이 부착되어 있으며, 그 반도체 칩(95)과 상기 각 제1리드(92) 사이는 복수의 도전성 와이어(96)에 의해 상호 전기적으로 연결되어 있다. 그리고, 상기 제2리드(93)들에서 하향 절곡된 부분의 하면만 외부로 노출되도록 상기 구조 전체를 밀봉하고 있는 몰딩부(97)가 형성되어 있으며, 그 노출된 각 제2리드 (93)의 하면에는 솔더볼(98)이 부착되어 있다.
제8도는 본 발명의 제5실시예로서, 제7도에 도시된 본 발명의 제4실시예에 있어서, 반도체 칩(95)이 절연성 접착제(94) 매개로 패들(91)의 하면에 부착되어 있고, 그 반도체 칩(95)과 각 제1리드(92) 사이는 패들(91) 밑에서 도전성 와이어(96)에 의해 상호 전기적으로 연결되어 있다. 그외의 구조는 제7도에 도시된 본 발명의 제4실시예와 동일하다. 즉, 제8도의 제5실시예는 제7도의 제4실시예와 같이 반도체 칩(95)이 패들(91)의 상면에 부착되어 있는 대신에, 그 패들(91)의 하면에 반도체 칩(95)이 부착되어 있는 것이 특징이다. 제8도와 같은 본 발명의 구조는 제7도의 구조와 비교하여 반도체 패키지의 높이를 낮출수 있다. 제9도는 본 발명의 제6실시예로서, 제8도에 도시된 본 발명의 제5실시예에 있어서, 패들(91)의 상면이 외부로 드러나도록 몰딩된 몰딩부(97)의 구조를 나타낸다. 이와 같은 구조는 제8도의 구조와 비교하여 반도체 칩(95)으로부터 발생되는 열을 보다 쉽게 외부로 방출하는 효과가 있다. 이어, 본 발명에 따른 BGA 반도체 패키지의 제조 방법에 대하여 제2도 내지 제5도를 찹조하여 설명하면 다음과 같다. 먼저, 제2도와 같은 제1리드프레임(10)의 패들(11)의 상면 또는 하면에 절연성 접착제(30)를 매개로 하여 반도체 칩(40)을 부착하고, 전도성 금속 와이어(50)를 이용하여 상기 반도체 칩(40)과 복수의 제1리드들(13) 사이를 각각 전기적으로 연결한다.
이어서, 상기 제1리드프레임(10)의 하면에 형성된 접합부(19)에 제3도와 같은 제2리드프레임(20)의 상면에 형성된 접합부(25)를 서로 당접하게 위치 시킨 후, 열압착 방식으로 제1리드프레임(10)과 제2리드프레임(20)을 접합시키면, 각각의 제1리드들(13)과 제2리드들(21)이 서로 부착된다. 이때, 제1리드(13)가 형성되어 있는 제1리드프레임(10)의 접합부(19)에는 주석(Sn) 도금을 하고, 제2리드프레임(20)의 접합부(25)에는 금(Au) 도금을 하도록 한다. 계속해서, 상기 구조 전체를 보호하기 위하여 반도체 칩(40)과 와이어들(50), 제1리드들(13) 및 제2리드들(21)을 포함하는 일정면적을 에폭시 몰딩화합물로 몰딩하여 몰딩부(60)를 형성하되, 이때 주의할 점은 상기 제2리드들(21)의 하면은 그 몰딩부(60)의 하면으로 드러나도록 몰딩하여야 한다. 이어, 상기드러나 있는 각 제2리드(21)의 하면중에 원형으로 형성된 단부에 솔더볼(70)을 부착하고, 이때 그 솔더볼(70)의 퍼짐을 방지하기 위해 솔더볼(70)이 부착된 면 이외의 제2리드(21)의 하면에 도금(또는 코팅)을 하도록 한다. 마지막으로, 상기 몰딩부(60)의 외곽으로 돌출되어 있는 제1 및 제2리드프레임(10)(20)의 각 리드지지바(15)(23)를 절단(Trim)하여 제거함으로써 제4도 또는 제5도와 같이 본 발명에 따른 BGA 반도체 패키지를 완성하도록 한다.
이상 상세히 설명한 바와 같이 본 발명에 따른 BGA 반도체 패키지는, 종래의 미세 배선이 내설된 기판을 대신하여 최소 면적의 리드프레임을 사용함으로써, 그 기판으로 인한 계면분리 및 박리 현상을 방지하는 효과가 있다.

Claims (12)

  1. 패들(11)과; 상기 패들(11)의 상면에 절연성 접착제(30)를 매개로 부착되어 있는 반도체 칩(40)과; 상기 패들(11)의 외곽 주위에 일정한 간격으로 배열되고, 일측이 하방향으로 절곡되어 있느 복수의 제1리드들(13)과; 상기 제1리드들(13)의 하면에 부착되어 있는 복수의 제2리드들(21)과; 상기 반도체 칩(40)과 상기 각 제1리드(13) 사이를 전기적으로 연결하는 복수의 도전성 와이어들(50)과; 상기 구조 전체를 밀봉하되, 상기 제 2리드들(21)의 하면은 외부로 노출되도록 밀봉되어 있는 몰딩부(60)와; 그리고, 상기 각 제2리드(21)의 하면에 각각 부착된 복수의 솔더볼(70)을 포함하여 구성된 볼 그리드 어레이 반도체 패키지.
  2. 제1항에 있어서, 상기 반도체 칩(40)은 상기 패들(11)의 하면에 부착되어 있고, 그 반도체 칩(40)과 제1리드(13)는 도전성 와이어(40)에 의해 패들(11)의 밑에서 상호 전기적으로 연결되어 있는 볼 그리드 어레이 반도체 패키지.
  3. 제2항에 있어서, 상기 패들(11)의 상면은 외부로 노출되도록 몰딩부(60)가 형성된 볼 그리드 어레이 반도체 패키지.
  4. 제1항에 있어서, 상기 각 제2리드(21)의 단부는 원형으로 형성된 볼 그리드 어레이 반도체 패키지.
  5. 제4항에 있어서, 상기 제2리드(21)의 원형의 단부에 솔더볼(70)이 부착된 볼 그리드 어레이 반도체 패키지.
  6. 제1항에 있어서, 상기 제2리드들(21)은 상대적으로 짧은 제2리드(21a)와 긴 제2리드(21b)가 교대로 배열되어 있는 볼 그리드 어레이 반도체 패키지.
  7. 패들(91)과; 상기 패들(91)의 외곽 둘레에 일정한 간격으로 배열되어 있는 복수의 제1리드(92)와; 상기 패들(92)들의 하면에 부착되고 일측이 하향 절곡된 복수의 제2리드(93)와; 상기 패들(91)의 상면에 절연성 접착제(94)를 매개로 부착되어 있는 반도체 칩(95)과; 상기 반도체 칩(95)과 상기 각 제1리드(92) 사이를 상호 전기적으로 연결하고 있는 복수의 도전성 와이어(96)와; 상기 제2리드(93)들에서 하향 절곡된 부분의 하면만 외부로 노출되도록 상기 구조 전체를 밀봉하고 있는 몰딩부(97)와; 그리고, 상기 노출된 각 제2리드(93)의 하면에 각각 부착되어 있는 복수의 솔더볼(98)을 포함하여 구성된 볼 그리드 어레이 반도체 패키지.
  8. 제7항에 있어서, 상기 반도체 칩(95)은 상기 패들(91)의 하면에 부착되어 있고, 그 반도체 칩(95)과 제1리드(92)는 도전성 와이어(96)에 의해 패들(91)의 밑에서 상호 전기적으로 연결되어 있는 볼 그리드 어레이 반도체 패키지.
  9. 제8항에 있어서, 상기 패들(91)의 상면이 외부로 노출되도록 몰딩부(97)가 형성된 볼 그리드 어레이 반도체 패키지.
  10. 제7항에 있어서, 상기 각 제2리드(93)의 단부는 원형으로 형성된 볼 그리드 어레이 반도체 패키지.
  11. 제10항에 있어서, 상기 제2리드(93)의 원형의 단부에 솔더볼(98)이 부착된 볼 그리드 어레이 반도체 패키지.
  12. 제7항에 있어서, 상기 제2리드들(93)은 상대적으로 짧은 제2리드와 긴 제2리드가 교대로 배열되어 있는 볼 그리드 어레이 반도체 패키지.
KR1019960075051A 1996-12-28 1996-12-28 볼 그리드 어레이 반도체 패키지 KR100214544B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960075051A KR100214544B1 (ko) 1996-12-28 1996-12-28 볼 그리드 어레이 반도체 패키지
CN97112488A CN1099131C (zh) 1996-12-28 1997-06-17 栅阵列球半导体封装
US08/985,959 US6201294B1 (en) 1996-12-28 1997-12-05 Ball grid array semiconductor package comprised of two lead frames
JP9342393A JP2942924B2 (ja) 1996-12-28 1997-12-12 ボールグリッドアレイ半導体パッケージ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960075051A KR100214544B1 (ko) 1996-12-28 1996-12-28 볼 그리드 어레이 반도체 패키지

Publications (2)

Publication Number Publication Date
KR19980055815A KR19980055815A (ko) 1998-09-25
KR100214544B1 true KR100214544B1 (ko) 1999-08-02

Family

ID=19491763

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960075051A KR100214544B1 (ko) 1996-12-28 1996-12-28 볼 그리드 어레이 반도체 패키지

Country Status (4)

Country Link
US (1) US6201294B1 (ko)
JP (1) JP2942924B2 (ko)
KR (1) KR100214544B1 (ko)
CN (1) CN1099131C (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3685947B2 (ja) * 1999-03-15 2005-08-24 新光電気工業株式会社 半導体装置及びその製造方法
JP3062192B1 (ja) * 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法
US6483180B1 (en) * 1999-12-23 2002-11-19 National Semiconductor Corporation Lead frame design for burr-free singulation of molded array packages
JP2002118222A (ja) 2000-10-10 2002-04-19 Rohm Co Ltd 半導体装置
US6677667B1 (en) 2000-11-28 2004-01-13 National Semiconductor Corporation Leadless leadframe package design that provides a greater structural integrity
US6933174B1 (en) 2000-11-28 2005-08-23 National Semiconductor Corporation Leadless leadframe package design that provides a greater structural integrity
US20030178719A1 (en) * 2002-03-22 2003-09-25 Combs Edward G. Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package
SG105544A1 (en) * 2002-04-19 2004-08-27 Micron Technology Inc Ultrathin leadframe bga circuit package
KR20040017625A (ko) * 2002-08-22 2004-02-27 주식회사 칩팩코리아 플립 칩 패키지
US8859339B2 (en) 2008-07-09 2014-10-14 Freescale Semiconductor, Inc. Mold chase
CN102130085B (zh) * 2010-01-18 2013-03-13 矽品精密工业股份有限公司 具电性连接结构的半导体封装件及其制法
US20130249071A1 (en) * 2010-09-07 2013-09-26 Jinzhong Yao Semiconductor device and method of assembling same
JP6357371B2 (ja) * 2014-07-09 2018-07-11 新光電気工業株式会社 リードフレーム、半導体装置及びリードフレームの製造方法
CN105719975B (zh) 2014-08-15 2019-01-08 恩智浦美国有限公司 半导体封装的浮动模制工具
CN118398589B (zh) * 2024-06-28 2024-09-17 苏州元脑智能科技有限公司 一种bga芯片封装结构和测试方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4801765A (en) * 1986-01-06 1989-01-31 American Telephone And Telegraph Company, At&T Bell Laboratories Electronic component package using multi-level lead frames
US5157480A (en) * 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
KR930006868A (ko) * 1991-09-11 1993-04-22 문정환 반도체 패키지
TW272311B (ko) * 1994-01-12 1996-03-11 At & T Corp
US5578871A (en) * 1994-10-18 1996-11-26 Fierkens; Richard H. J. Integrated circuit package and method of making the same
US5581122A (en) * 1994-10-25 1996-12-03 Industrial Technology Research Institute Packaging assembly with consolidated common voltage connections for integrated circuits
US5541450A (en) * 1994-11-02 1996-07-30 Motorola, Inc. Low-profile ball-grid array semiconductor package
US5594234A (en) * 1994-11-14 1997-01-14 Texas Instruments Incorporated Downset exposed die mount pad leadframe and package
JP3332308B2 (ja) * 1995-11-07 2002-10-07 新光電気工業株式会社 半導体装置及びその製造方法
KR0179803B1 (ko) * 1995-12-29 1999-03-20 문정환 리드노출형 반도체 패키지
KR0179925B1 (ko) * 1996-06-14 1999-03-20 문정환 리드프레임 및 그를 이용한 버텀 리드 반도체 패키지
KR100187715B1 (ko) * 1996-08-19 1999-06-01 윤종용 리드 프레임을 이용한 칩 스케일 패키지 제조 방법
US5825628A (en) * 1996-10-03 1998-10-20 International Business Machines Corporation Electronic package with enhanced pad design

Also Published As

Publication number Publication date
KR19980055815A (ko) 1998-09-25
CN1099131C (zh) 2003-01-15
CN1187029A (zh) 1998-07-08
US6201294B1 (en) 2001-03-13
JPH10200013A (ja) 1998-07-31
JP2942924B2 (ja) 1999-08-30

Similar Documents

Publication Publication Date Title
US6013946A (en) Wire bond packages for semiconductor chips and related methods and assemblies
US6162664A (en) Method for fabricating a surface mounting type semiconductor chip package
US6828661B2 (en) Lead frame and a resin-sealed semiconductor device exhibiting improved resin balance, and a method for manufacturing the same
US5864174A (en) Semiconductor device having a die pad structure for preventing cracks in a molding resin
US6693349B2 (en) Semiconductor chip package having a leadframe with a footprint of about the same size as the chip
US7662672B2 (en) Manufacturing process of leadframe-based BGA packages
US9130064B2 (en) Method for fabricating leadframe-based semiconductor package with connecting pads top and bottom surfaces of carrier
KR100214544B1 (ko) 볼 그리드 어레이 반도체 패키지
US8133759B2 (en) Leadframe
KR19980042617A (ko) 웨이퍼 레벨 패키징
JP2007503721A (ja) リバーシブル・リードレス・パッケージとその製造および使用方法
CN103946976A (zh) 具有翻转式球接合表面的双层级引线框架及装置封装
JP2915282B2 (ja) プラスチックモールドした集積回路パッケージ
KR19990049144A (ko) 칩 사이즈 반도체 패키지 및 그의 제조 방법
KR100390466B1 (ko) 멀티칩 모듈 반도체패키지
JP2908330B2 (ja) リードフレーム，半導体装置及び半導体装置の製造方法
JP4038021B2 (ja) 半導体装置の製造方法
KR100233864B1 (ko) 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성방법
JP2003197828A (ja) 樹脂封止型半導体装置
JP3136274B2 (ja) 半導体装置
KR100206977B1 (ko) 직립형 볼 그리드 어레이 패키지
KR100674502B1 (ko) Ｂｌｐ형 반도체 칩 패키지
JPH07106485A (ja) 樹脂封止型ピングリッドアレイ
KR100195507B1 (ko) 박형 반도체 칩 패키지 소자
KR20070032468A (ko) 패드 재배열에 의한 반도체 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120424

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee