KR100674502B1 - Ｂｌｐ형 반도체 칩 패키지 - Google Patents

Ｂｌｐ형 반도체 칩 패키지 Download PDF

Info

Publication number
KR100674502B1
KR100674502B1 KR1019990063331A KR19990063331A KR100674502B1 KR 100674502 B1 KR100674502 B1 KR 100674502B1 KR 1019990063331 A KR1019990063331 A KR 1019990063331A KR 19990063331 A KR19990063331 A KR 19990063331A KR 100674502 B1 KR100674502 B1 KR 100674502B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
lead
package
leads
exposed
Prior art date
Application number
KR1019990063331A
Other languages
English (en)
Other versions
KR20010060873A (ko
Inventor
이민호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019990063331A priority Critical patent/KR100674502B1/ko
Publication of KR20010060873A publication Critical patent/KR20010060873A/ko
Application granted granted Critical
Publication of KR100674502B1 publication Critical patent/KR100674502B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 리드가 패키지 몸체의 하면으로 노출되어 외부 접속단자로서 사용되는 비엘피(BLP; Bottom Lead Plastic)형 반도체 칩 패키지에 관한 것으로서, 반도체 칩의 활성면이 내측 선단부에서 일 면에 부착된 복수 개의 리드와; 리드들의 외측 선단부에서 리드 사이의 공간을 메우도록 하여 리드를 가로지르는 방향으로 형성되고 리드의 일면에 반대되는 반대면과 동일 평면상에 위치하는 외측면을 가지는 절연성의 접착 테이프; 및 반도체 칩의 활성면 상부에 형성되어 활성면 및 도전성 금속선을 봉지하고, 리드의 일 면이 외부로 노출되지 않고 리드의 반대면이 외측 선단부에서 외부로 노출되도록 하여 리드를 봉지하며, 접착 테이프의 외측면이 외부로 노출되게 봉지하는 패키지 몸체를 포함하는 것을 특징으로 한다. 이에 따르면, 패키지 몸체를 형성할 때 성형 수지의 넘침이 방지되어 플래시의 발생이 방지된다. 따라서, 반도체 칩 패키지를 기판에 실장할 때 플래시에 의해 접착면적이 감소되는 것이 방지되고 외부회로와의 전기적 불량을 유발하거나 신뢰성 테스트를 진행할 때 솔더 조인트 크랙이 유발되는 것을 방지할 수 있다.
버텀리드 플라스틱 패키지, BLP패키지, 칩 스케일 패키지, 리드프레임, 몰딩

Description

ＢＬＰ형 반도체 칩 패키지{Bottom Lead Plastic Type Semiconductor Chip Package}
도 1은 종래기술에 따른 BLP형 패키지의 부분 절개 사시도,
도 2는 도 1의 2-2선에 따른 단면도,
도 3은 본 발명에 따른 BLP형 반도체 칩 패키지를 나타낸 부분 절개 단면도,
도 4는 도 3의 5-5선에 따른 단면도,
도 5는 본 발명에 따른 BLP형 반도체 칩 패키지의 패키지 몸체 형성 전의 평면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 반도체 칩 패키지 11; 반도체 칩
13; 본딩패드 21; 리드
21a; 내측 선단부 21b; 외측 선단부
23; 접착 테이프 25; 도전성 금속선
27; 수지 넘침 방지용 접착 테이프
29; 패키지 몸체 131; 플래시
본 발명은 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는 리드가 패키지 몸체의 하면으로 노출되어 외부 접속단자로서 사용되는 형태의 비엘피(BLP; Bottom Lead Plastic)형 반도체 칩 패키지에 관한 것이다.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지(package) 조립 기술이며, 이에 따라 개발된 패키지 중의 하나가 BGA 패키지(Ball Grid Array Package)이다. BGA 패키지는 통상적인 플라스틱 패키지에 비하여, 모기판(mother board)에 대한 실장 면적을 감소시킬 수 있고, 전기적 특성이 우수하다는 장점들을 갖고 있다.
BGA 패키지는 통상적인 플라스틱 패키지와 달리 리드프레임(lead frame) 대신에 인쇄회로기판을 사용한다. 인쇄회로기판은 반도체 칩이 접착되는 면의 반대쪽 전면(全面)을 솔더 볼(solder ball)들을 배치할 수 있는 영역으로 제공할 수 있기 때문에, 모 기판에 대한 실장 밀도 면에서 유리한 점이 있다. 그러나, 인쇄회로기판의 크기를 축소하는 데는 근본적으로 한계를 안고 있다. 즉, 반도체 칩을 실장하기 위하여 회로 배선이 형성되지 않은 영역을 필요로 하기 때문에, 인쇄회로기판의 크기는 여전히 반도체 칩의 크기보다 클 수밖에 없다. 이러한 사정에서 제안된 것이 소위 칩 스케일 패키지(Chip Scale Package; CSP)이다. 칩 스케일 패키지는 최근 몇 년 사이에 미국, 일본, 한국 등의 수십 개의 회사로부터 여러 유형들이 소개 되어 왔으며, 현재도 개발이 활발히 진행되고 있다.
칩 스케일 패키지(CSP; Chip Scale Package)는 제조 형태에 따라 크게 테이프 형태(Tape Type), 캐리어 형태(Carrier Type) 및 몰드 형태(Mold Type)의 칩 사이즈 패키지로 나누어진다. 이 중에서 리드프레임과 몰딩 장치와 같은 기존의 공정에 사용되는 칩 실장 부재와 공정 설비들을 활용할 수 있는 몰드 형태의 칩 사이즈 패키지가 비용 면에서 유리하다. 이러한 몰드 형태의 칩 사이즈 패키지는 다시 SON(Small Outline Non-lead) 패키지, BLP(Bottom Leaded Plastic) 패키지 및 리드프레임 형태의 칩 사이즈 패키지로 구분된다.
도 1은 종래기술에 따른 BLP형 반도체 칩 패키지의 부분 절개 사시도이고, 도 2는 도 1의 2-2선에 따른 단면도이다.
도 1과 도 2를 참조하면, 종래의 BLP형 반도체 칩 패키지(100)는 복수 개의 본딩패드(113)가 집적회로가 형성된 활성면 중앙부에 형성된 반도체 칩(111)이 리드(121)와 폴리이미드 테이프와 같은 접착 테이프(123)에 부착되어 있고, 반도체 칩(111)의 본딩패드(113)와 그에 대응되는 리드(121)의 내측 말단 부분이 도전성 금속선(125)으로 와이어 본딩(wire bonding)되어 전기적인 연결을 이루고 있으며, 리드(121)의 외측 말단부가 노출된 부분을 갖도록 하고 반도체 칩(111)과 리드(121) 및 도전성 금속선(125)이 봉지되도록 하여 패키지 몸체(129)가 형성되어 있다.
이와 같은 구조의 BLP형 반도체 칩 패키지(100)는 외주 접속단자로 사용되는 리드(121)들이 패키지 몸체(129)의 하면에 형성되어 있기 때문에 패키지 크기가 크게 축소되고 실장될 때 차지하는 면적이 작은 장점이 있다.
그러나, 이와 같은 BLP형 반도체 칩 패키지(100)는 패키지 몸체(129)를 형성하기 위한 몰딩 공정을 진행할 때 리드(121)들 사이의 공간이 성형 수지로 채워지면서 패키지 몸체(129)의 외부로 노출된 리드(121)의 표면에 성형 수지의 플래시(flash; 131)가 발생될 수 있다. 이러한 플래시(131)는 반도체 칩 패키지(100)의 표면 실장시 인쇄회로기판(도시안됨)과의 접착 면적을 감소시켜 외부 회로와의 전기적인 불량을 유발하거나 온도 순환 시험에서 솔더 조인트 크랙(solder joint crack)을 유발시킬 수 있다.
따라서 본 발명의 목적은 패키지 몸체를 형성하는 몰딩 공정에서 패키지 몸체로부터 노출된 리드 부분에 플래시가 발생하는 것을 방지할 수 있는 BLP형 반도체 칩 패키지를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 BLP형 반도체 칩 패키지는, 복수의 본딩패드가 형성된 활성면을 갖는 반도체 칩과; 그 반도체 칩의 활성면이 내측 선단부에서 일 면에 부착된 복수 개의 리드와; 그 리드와 그에 대응되는 본딩패드를 전기적으로 연결하는 도전성 금속선과; 리드들의 외측 선단부에서 그 리드 사이의 공간을 메우도록 하여 리드를 가로지르는 방향으로 형성되고 리드의 일면에 반대되는 반대면과 동일 평면상에 위치하는 외측면을 가지는 절연성의 접착 테이프; 및 반도체 칩의 활성면 상부에 형성되어 활성면 및 도전성 금속선을 봉지하고, 리드의 일 면이 외부로 노출되지 않고 리드의 반대면이 외측 선단부에서 외부로 노출되도록 하여 리드를 봉지하며, 접착 테이프의 외측면이 외부로 노출되게 봉지하는 패키지 몸체를 포함하는 것을 특징으로 한다.
본 발명에 따른 BLP형 반도체 칩 패키지에 있어서, 접착 테이프는 폴리이미드 테이프를 사용하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명에 따른 BLP형 반도체 칩 패키지를 보다 상세하게 설명하고자 한다.
도 3은 본 발명에 따른 BLP형 반도체 칩 패키지를 나타낸 부분 절개 단면도이고, 도 4는 도 3의 5-5선에 따른 단면도이며, 도 5는 본 발명에 따른 BLP형 반도체 칩 패키지의 패키지 몸체 형성 전의 평면도이다.
도 3내지 도 5를 참조하면, 본 발명의 BLP형 반도체 칩 패키지(10)는 집적회로가 형성된 활성면의 중앙부에 열을 이루며 형성되어 있는 복수의 본딩패드(13)를 갖는 반도체 칩(11)을 이용하고 있다. 반도체 칩(11)의 활성면에는 리드(21)들이 접착층이 형성된 폴리이미드 테이프와 같은 접착 테이프(23)에 의해 부착되어 있다. 리드(21)들은 내측 선단부(21a)가 본딩패드(13)와 이격되어 있으며, 그 리드(21)들은 절곡되어 반도체 칩(11)의 활성면의 반대방향으로 내측 선단부(21a)보다 원거리에 외측 선단부(21b)가 위치하고 있다.
반도체 칩(11)의 본딩패드(13)와 그와 전기적으로 대응되는 리드(21)의 내측 선단부(21a)는 도전성 금속선(25)으로 와이어 본딩되어 전기적으로 연결을 이루고 있다. 그리고, 리드(21)의 외측 선단부(21b)에는 성형 수지 넘침 방지용 접착 테이프(27)가 그 리드(21)들을 가로지르도록 부착되어 있다. 이때, 성형 수지 넘침 방지용 접착 테이프(27)는 리드(21)들간의 틈이 완전히 메워 지도록 부착되어 있다. 성형 수지 넘침 방지용 접착 테이프(27)의 외측면과 리드(21)의 외측 선단부(21b)의 외측면이 동일 평면상에 위치한다.
반도체 칩(11)의 활성면의 상부에 에폭시 성형 수지와 같은 성형 수지로 패키지 몸체(29)가 형성되어 반도체 칩(11)의 활성면과 도전성 금속선(25)을 포함하여 그에 접합된 부분 및 리드(21)의 소정 부분을 봉지하고 있다. 이때, 패키지 몸체(29)는 리드(21)의 외측 선단부(21b) 외측면이 패키지 몸체로부터 노출되도록 형성된다. 노출된 리드(21)의 외측 선단부(21b) 외측면이 실장에 이용된다.
이와 같은 실시예에서와 같이 본 발명에 따른 BLP형 반도체 칩 패키지는 리드들의 외측 선단부에 그 리드들을 가로지르도록 형성된 절연성의 성형 수지 넘침 방지용 접착 테이프와 같은 성형 수지 넘침 방지 수단을 가지고 있다. 패키지 몸체의 형성시 리드 사이의 공간에 성형 수지가 들어차는 것을 방지하여 성형 수지가 리드의 외측 면에 형성되는 것을 방지한다. 성형 수지 넘침 방지수단으로는 리드들의 단락을 방지할 수 있도록 절연성을 가지며 리드들을 가로지르도록 성형 수지 넘침 방지용 수지 댐바를 형성하는 것도 가능하다.
이상과 같은 본 발명에 의한 BLP형 반도체 칩 패키지에 따르면, 패키지 몸체를 형성할 때 성형 수지의 넘침이 방지되어 플래시의 발생이 방지된다. 따라서, 반도체 칩 패키지를 기판에 실장할 때 플래시에 의해 접착면적이 감소되는 것이 방지되고 외부회로와의 전기적 불량을 유발하거나 신뢰성 테스트를 진행할 때 솔더 조인트 크랙이 유발되는 것을 방지할 수 있다.

Claims (3)

  1. 복수의 본딩패드가 형성된 활성면을 갖는 반도체 칩과; 상기 반도체 칩의 활성면이 내측 선단부에서 일 면에 부착된 복수 개의 리드와; 상기 리드와 그에 대응되는 상기 본딩패드를 전기적으로 연결하는 도전성 금속선과; 상기 리드들의 외측 선단부에서 상기 리드 사이의 공간을 메우도록 하여 상기 리드를 가로지르는 방향으로 형성되고 상기 리드의 일면에 반대되는 반대면과 동일 평면상에 위치하는 외측면을 가지는 절연성의 접착 테이프; 및 상기 반도체 칩의 활성면 상부에 형성되어 상기 활성면 및 상기 도전성 금속선을 봉지하고, 상기 리드의 일 면이 외부로 노출되지 않고 상기 리드의 반대면이 외측 선단부에서 외부로 노출되도록 하여 상기 리드를 봉지하며, 상기 접착 테이프의 외측면이 외부로 노출되게 봉지하는 패키지 몸체를 포함하는 것을 특징으로 하는 BLP형 반도체 칩 패키지.
  2. 삭제
  3. 제1 항에 있어서, 상기 접착 테이프는 폴리이미드 테이프인 것을 특징으로 하는 BLP형 반도체 칩 패키지.
KR1019990063331A 1999-12-28 1999-12-28 Ｂｌｐ형 반도체 칩 패키지 KR100674502B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990063331A KR100674502B1 (ko) 1999-12-28 1999-12-28 Ｂｌｐ형 반도체 칩 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990063331A KR100674502B1 (ko) 1999-12-28 1999-12-28 Ｂｌｐ형 반도체 칩 패키지

Publications (2)

Publication Number Publication Date
KR20010060873A KR20010060873A (ko) 2001-07-07
KR100674502B1 true KR100674502B1 (ko) 2007-01-25

Family

ID=19630675

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990063331A KR100674502B1 (ko) 1999-12-28 1999-12-28 Ｂｌｐ형 반도체 칩 패키지

Country Status (1)

Country Link
KR (1) KR100674502B1 (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01187845A (ja) * 1988-01-21 1989-07-27 Nec Corp 半導体装置
KR940001368A (ko) * 1992-06-23 1994-01-11 김광호 반도체 리이드프레임 구조 및 그 제조방법
JPH0637126A (ja) * 1992-07-15 1994-02-10 Hitachi Ltd レジンモールド型半導体装置及びその製法
KR970053743A (ko) * 1995-12-30 1997-07-31 김광호 테이프로 형성되는 댐바(Dambar)를 갖는 리드 프레임
KR19980073905A (ko) * 1997-03-20 1998-11-05 이대원 합성수지 댐바가 구비된 리드 프레임 및 그 제조방법
KR19990033931A (ko) * 1997-10-27 1999-05-15 구본준 적층형 패키지 및 그의 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01187845A (ja) * 1988-01-21 1989-07-27 Nec Corp 半導体装置
KR940001368A (ko) * 1992-06-23 1994-01-11 김광호 반도체 리이드프레임 구조 및 그 제조방법
JPH0637126A (ja) * 1992-07-15 1994-02-10 Hitachi Ltd レジンモールド型半導体装置及びその製法
KR970053743A (ko) * 1995-12-30 1997-07-31 김광호 테이프로 형성되는 댐바(Dambar)를 갖는 리드 프레임
KR19980073905A (ko) * 1997-03-20 1998-11-05 이대원 합성수지 댐바가 구비된 리드 프레임 및 그 제조방법
KR19990033931A (ko) * 1997-10-27 1999-05-15 구본준 적층형 패키지 및 그의 제조방법

Also Published As

Publication number Publication date
KR20010060873A (ko) 2001-07-07

Similar Documents

Publication Publication Date Title
US6624006B2 (en) Methods of attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip
KR101530687B1 (ko) 패키지 적층을 위한 집적회로 패키지 시스템
US7298026B2 (en) Large die package and method for the fabrication thereof
KR100214544B1 (ko) 볼 그리드 어레이 반도체 패키지
KR19980055817A (ko) 버텀리드 반도체 패키지 및 그 제조 방법
KR100346671B1 (ko) 플라스틱성형타입반도체장치및그의제조방법
KR100674502B1 (ko) Ｂｌｐ형 반도체 칩 패키지
US7229857B2 (en) Method for producing a protection for chip edges and system for the protection of chip edges
KR0127737B1 (ko) 볼 그리드 어레이(Ball Grid Array) 반도체 패키지
KR100390466B1 (ko) 멀티칩 모듈 반도체패키지
KR100230921B1 (ko) CSP(Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법
KR100251860B1 (ko) Csp (칩 스케일 패키지)의 구조 및 제조방법
KR100221918B1 (ko) 칩 스케일 패키지
KR101095527B1 (ko) 리드 프레임 및 그 제조 방법
KR100559640B1 (ko) 리드프레임 구조 및 이를 이용한 반도체 패키지
KR100459820B1 (ko) 칩스케일패키지및그제조방법
KR100230922B1 (ko) CSP(Chip Scale Package; 칩 스케일 패키지)의 구조 및 제조방법
KR100424611B1 (ko) 저형상 감광성 반도체 패키지
KR100195511B1 (ko) 리드 프레임을 이용한 볼 그리드 어레이 패키지
KR19980039676A (ko) 실장이 용이한 바텀 리드 패키지형 칩 스케일 패키지의 구조
KR950010866B1 (ko) 표면 실장형(surface mounting type) 반도체 패키지(package)
KR980012306A (ko) 수지댐이 형성된 인쇄회로기판 및 그를 이용한 칩 온 보드(Chip On Board)형 반도체 칩 패키지
KR19990038554U (ko) 칩 사이즈 패키지
KR19980044236A (ko) CSP(Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법
KR20000000575A (ko) 파인 피치 비지에이 패키지와 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100114

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee