KR100559640B1 - 리드프레임 구조 및 이를 이용한 반도체 패키지 - Google Patents

리드프레임 구조 및 이를 이용한 반도체 패키지 Download PDF

Info

Publication number
KR100559640B1
KR100559640B1 KR1020030063242A KR20030063242A KR100559640B1 KR 100559640 B1 KR100559640 B1 KR 100559640B1 KR 1020030063242 A KR1020030063242 A KR 1020030063242A KR 20030063242 A KR20030063242 A KR 20030063242A KR 100559640 B1 KR100559640 B1 KR 100559640B1
Authority
KR
South Korea
Prior art keywords
lead
support member
conductive
tape pad
package
Prior art date
Application number
KR1020030063242A
Other languages
English (en)
Other versions
KR20050026231A (ko
Inventor
김용우
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020030063242A priority Critical patent/KR100559640B1/ko
Publication of KR20050026231A publication Critical patent/KR20050026231A/ko
Application granted granted Critical
Publication of KR100559640B1 publication Critical patent/KR100559640B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 리드프레임 구조 및 이를 이용한 반도체 패키지에 관한 것으로, 반도체칩이 안착되는 지지부재와, 상기 지지부재 각변에 연결되어 중앙의 지지부재를 지지 및 고정시키는 다수개의 타이바와, 상기 지지부재를 향하여 일정거리 떨어져 위치하며 지지부재를 향해서 뻗어있는 다수개의 핀형태로 이루어진 내부리드와, 상기 각각의 내부리드로부터 외부로 연장되는 외부리드와, 상기 내부리드와 외부리드에 수직으로 연결되어 그 내부리드와 외부리드를 연결하는지지 및 분리하는 댐바를 포함하여 이루어진 리드프레임과 이를 이용한 반도체 패키지 구조를 구비하여 패키지하부로 입출력단을 뽑아냄으로써 패키지의 입출력 갯수를 늘려주고 지지부재가 패키지의 하부로 노출됨으로써 패키지내의 열방출을 용이하게 해주는 효과를 갖는다.
지지부재, 솔더볼, 리드프레임, 테이프패드

Description

리드프레임 구조 및 이를 이용한 반도체 패키지{Lead Frame Stucture and Semi-conductor Package using it}
도 1은 종래의 리드프레임 구조를 도시한 평면도이다.
도 2는 종래의 반도체 패키지를 도시한 단면도이다.
도 3a는 본 발명의 일실시예에 의한 리드프레임 구조를 도시한 평면도이다.
도 3b는 도 3a의 A-A'선을 도시한 단면도이다.
도 3c는 도 3b의 사시도 및 분해사시도이다.
도 4a는 본 발명의 또다른 일실시예에 의한 리드프레임 구조를 도시한 평면도이다.
도 4b는 도 4a의 B-B'선을 도시한 단면도이다.
도 4c는 도 4b의 사시도 및 분해사시도이다.
도 5a는 도 3a내지 도 3c에 도시된 리드프레임 구조를 이용한 반도체 패키지를 도시한 단면도이다.
도 5b는 도 3a내지 도 3c에 도시된 리드프레임 구조를 이용한 반도체 패키지의 하부를 도시한 저면도이다.
도 6a는 도 4a내지 도 4c에 도시된 리드프레임 구조를 이용한 반도체 패키지를 도시한 단면도이다.
도 6b는 도 4a내지 도 4c에 도시된 리드프레임 구조를 이용한 반도체 패키지의 하부를 도시한 저면도이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 지지부재 120 : 타이바
130 : 내부리드 140 : 외부리드
150 : 댐바
111 : 도전성리드 112 : 솔더볼
114 : 하부테이프패드 115 : 중간테이프패드
116 : 상부테이프패드
113 : 다운본딩 와이어 182 : 노말본딩 와이어
186 : 반도체칩 188 : 봉지재
본 발명은 리드프레임 구조 및 이를 이용한 반도체 패키지에 관한 것으로, 보다 상세하게 설명하면 리드프레임의 반도체 칩 탑재영역을 테이프와 도전성리드로 이루어진 구조로 대체하여 반도체 칩의 입출력단자의 수를 확장시키고 열방출이 용이한 리드프레임 구조 및 이를 이용한 반도체 패키지에 관한 것이다.
일반적으로 리드 프레임(Lead Frame)이란 반도체 칩의 입/출력 패드와 메인 보드에 형성된 전기 회로를 연결시켜 주는 전선(Lead) 역할과 반도체 패키지를 메 인 보드에 고정시켜 주는 버팀대(Frame)의 역할을 동시에 수행하는 재료를 말하며, 반도체 패키지는 각종 전자 회로 및 배선이 형성된 단일 소자, 집적 회로, 또는 하이브리드 회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 상기 반도체 칩의 성능을 최적화, 극대화 시키기위해 전술한 리드 프레임 등을 이용해 메인 보드로의 신호 인출 단자를 형성하고 봉지재 등을 이용하여 봉지한 것을 말한다.
상기한 리드 프레임 및 이를 이용한 반도체 패키지는 여러 종류가 있지만 최근에는 대부분 플라스틱의 한 종류인 EMC(Epoxy Molding Compound)를 이용해 만든 수지봉지형이고, 메인 보드에 실정되는 실장 형식으로 구분한다면 삽입형과 표면 실장형으로 크게 분류할 수 있으며 다시 삽입형으로 대표적인 것들은 SIP(Single Inline Package), DIP(Dual Inline Package)등이 있고, 표면 실장형으로 대표적인 것들은 SOP(Small Outline Package), QFP(Quad Flat Package)등이로 구분할 수 있다.
상기한 반도체 패키지들은 모두 유사한 형태로서 메인 보드로 인출되는 리드의 형태(삽입형, 표면 실장형의 J형, Gull형) 또는 상기 반도체 패키지에서 리드 인출시 그 면의 갯수(Single, Dual, Quad)등으로 구분하기 때문에 여기서는 종래의 기술을 QFP를 중심으로해서 설명하면 다음과 같다.
도 1내지 도 2는 종래 리드 프레임의 구조 및 그를 이용한 반도체 패키지를 도시한 평면도 및 단면도이다.
도 1에 도시된 바와 같이, 종래의 리드프레임은 구리(Cu) 또는 Alloy(Fe+Ni) 재질로서 반도체 칩이 탑재되는 사각 모양의 반도체 칩 탑재판(110')과, 상기 반도체 칩 탑재판(110')을 지지 및 고정시키는 다수개의 타이바(Tie-Bar)(120')와, 반도체 칩의 외부 단자인 각 입/출력 패드로부터 전도성 와이어에 의해 연결되는다수의 내부리드(130')와, 상기 내부리드(130')로부터 연장되는 외부리드(140')와, 상기 내부리드(130')와 외부리드(140')를 경계 짓는 댐바(150')로 구성된다.
상기한 리드프레임을 이용한 종래의 반도체 패키지는 도 2에 도시된 바와 같이, 반도체 칩 탑재판(110')을 지지 및 고정시키는 타이바(120' ; 미도시)와, 반도체 칩(186')의 입/출력 단자로부터 전도성 와이어(182')에 의하여 연결되는 다수의 내부 리드(130')와, 상기 내부리드(130')로부터 연장되어 봉지재(188')의 외측면으로 나와 위치되어 외부 연결 단자(핀) 구실을 하는 다수의 외부리드(140')와, 반도체 칩(186')이 접착제(184')에 의해 부착고정된 반도체 칩 탑재판(110')과, 반도체 칩(186'), 전도성 와이어(182'), 내부 리드(130')를 감싸는 봉지제(188')와, 반도체 칩(186')과 반도체 칩 탑재판(110')위에 반도체 칩(186')을 고정시켜주는 접착제(184')와, 각종 전기 전자의 회로 소자 및 배선이 적층되어 집적되고 다수의 입/출력 패드가 그 표면에 형성된 반도체 칩(186')로 구성되어 있다.
그러나 이와 같은 종래의 리드프레임을 이용한 반도체 패키지의 입출력 갯수는 와이어본딩된 내부리드의 수에 따라 결정되기 때문에 그 수를 물리적으로 늘리는데 한계가 있고 더 많은 입/출력을 얻기 위해서는 BGA같은 다른 공정을 선택해야하고 패키지내의 리드프레임이 외부와 접촉되는 부분이 없어 내부의 열을 방출하기 어려운 문제점이 있다.
본 발명은 위와같은 문제점을 해결하기 위한 것으로서, 리드프레임의 반도체 칩 탑재영역을 테이프와 도전성리드로 이루어진 구조로 대체하여 반도체 칩의 입/출력단자의 수를 확장시키고 반도체 칩 탑재영역을 외부로 노출시켜 열방출이 용이한 리드프레임 구조 및 이를 이용한 반도체 패키지를 제공하는데 있다.
상기한 목적을 달성하기 위한 수단으로서 본 발명에 의한 리드프레임 구조는, 반도체칩이 안착되는 지지부재와, 상기 지지부재 각변에 연결되어 중앙의 지지부재를 지지 및 고정시키는 다수개의 타이바와, 상기 지지부재를 향하여 일정거리 떨어져 위치하며 지지부재를 향해서 뻗어있는 다수개의 핀형태로 이루어진 내부리드와, 상기 각각의 내부리드로부터 외부로 연장되는 외부리드와, 상기 내부리드와 외부리드에 수직으로 연결되어 그 내부리드와 외부리드를 연결하는지지 및 분리하는 댐바를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명의 바람직한 일실시예를 첨부된 도면을 참조하여 설명한다.
도 3a는 본 발명의 일실시예에 의한 리드프레임 구조를 도시한 평면도이다. 도 3a를 참조하면, 반도체칩이 안착되는 지지부재(110)와, 상기 지지부재 각변에 연결되어 중앙의 지지부재(110)를 지지 및 고정시키는 다수개의 타이바(120)와, 상기 지지부재(110)를 향하여 일정거리 떨어져 위치하며 지지부재(110)를 향해서 뻗어있는 다수개의 핀형태로 이루어진 내부리드(130)와, 상기 각각의 내부리드(130)로부터 외부로 연장되는 외부리드(140)와, 상기 내부리드(130)와 외부리드(140)에 수직으로 연결되어 그 내부리드(130)와 외부리드(140)를 지지 및 분리하는 댐바(150)를 포함하여 이루어진 것을 특징으로 한다.
도 3b는 도 3a의 A-A'선을 도시한 단면도이다.
도 3c는 도 3b의 사시도 및 분해사시도이다.
상기 지지부재(110)는, 도 3b내지 도 3c를 참조하면,
BGA(Ball Grid Array)을 하기위한 솔더볼(Solder Ball)이 부착할 정도의 소정의 크기의 다수개의 홀(Hole)이 일정간격을 가지며 대략 사각라인 형태로 형성된 비전도성의 하부테이프패드(114)와, 상기 하부테이프패드(114)의 생성된 홀과 같은 수를 가지며 긴 직사각형의 판모양으로 하부테이프패드(114) 상부의 홀을 독립적으로 덮은후 소정의 여분이 남을정도의 크기인 도전성리드(111)와, 상기 도전성리드(111)의 높이와 같고 상기 도전성리드(111)에 둘러쌓은 내부를 채워주는 사각형의 비전도성인 중간테이프패드(115)와, 상기 도전성리드(111)의 일부분만을 노출한채로 도전성리드(111)의 일부와 상기 중간테이프(115)를 덮는 사각형의 판형태의 비전도성인 상부테이프패드(116)으로 이루어지는 것을 특징으로 한다.
이하, 본 발명의 바람직한 또다른 일실시예를 첨부된 도면을 참조하여 설명한다.
도 4a는 본 발명의 또다른 일실시예에 의한 리드프레임 구조를 도시한 평면도이다. 도 4a를 참조하면, 본 발명에 의한 리드프레임 구조는, 반도체칩이 안착될 지지부재(310)와, 각변의 모서리에 연결되어 중앙의 지지부재(310)를 지지 및 고정시키는 다수개의 타이바(320)와, 중앙의 지지부재를 향하고 일정거리 떨어져 위치 하며 반도체칩의 입/출력단으로부터 전도성 와이어에 의해 연결되는 다수개의 핀형태로 이루어진 내부리드(330)와, 각각의 내부리드(330)로부터 외부로 연장되는 외부리드(340)와, 내부리드(330)와 외부리드(340)에 수직으로 연결되어 그 내부리드(330)와 외부리드(340)를 지지 및 분리하는 댐바(350)를 포함하여 이루어진 것을 그 특징으로 한다.
도 4b는 도 4a의 B-B'선을 도시한 단면도이다.
도 4c는 도 4b의 사시도 및 분해사시도이다.
상기 지지부재(310)는, 도 4b내지 도 4c를 참조하면, 상부와 하부를 관통하고 상부의 홈이 하부의 홈보다 큰 'T'자형의 홈이 생성된 테이프패드(314)와, 상기 테이프패드(314)에 생성된 홀과 같은 수를 가지며 상기 'T'자형의 홀에 완전히 삽입될 정도의 크기와 모양을 가지는 도전성리드(311)로 이루어지는 것을 특징으로 한다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지의 구조는, 반도체칩이 안착될 지지부재와, 상기 지지부재의 각 변을 따라 연결되어 지지부재를 지지해주는 다수개의 타이바와, 상기 반도체칩과 상기 지지부재를 다운본딩하여 전기적으로 연결해주는 다수의 다운본딩와이어과, 상기 지지부재의 둘레에 일정간격 떨어져 나열되어 있는 다수의 내부리드와, 상기 내부리드에 연장되어 패키지의 바깥으로 노출되고 아래로 절곡되는 외부리드와, 상기 반도체칩과 내부리드을 전기적으로 연결해주는 노말본딩와이어와, 상기 지지부재의 하부를 바깥으로 노출하고 외부리드을 제외한 모든 자재를 감싸는 봉지재로 이루어지는 것을 특징으로 한다.
도 5a는 도 3a내지 도 3c에 도시된 리드프레임 구조을 이용한 반도체 패키지를 도시한 단면도이다. 도 5a를 참조하면, 반도체패키지의 저면에 노출되어 솔더볼(112)이 삽입되고 솔더볼(112)의 일부가 노출될 정도의 두께를 가진 홀이 생성된 하부테이프패드(114)와, 상기 하부테이프패드(114)에 생성된 홀의 상부를 덮고 소정의 여분의 남을 정도의 크기이며 위로는 반도체칩과 다운본딩이 이뤄지고 홀을 덮는 부분의 하부는 솔더볼(112)과 접촉되는 구리로 된 도전성리드(111)와, 상기 하부테이프패드(114)의 홀에 삽입되고 상기 도전성리드(111)의 하부에 접촉하여 패키지의 내부와 외부를 전기적으로 연결해주는 솔더볼(112)과, 상기 도전성리드(111)와 같은 높이이고 도전성리드(111)로 둘러쌓인 내부를 채워주는 사각형의 비전도성인 중간테이프패드(115)와, 상기 도전성리드(111)의 일부를 노출시키고 노출되지 않는 부분과 중간테이프패드(115)를 덮는 비전도성인 상부테이프패드(116)와, 상기 상부테이프패드(116)의 상부에 안착되는 반도체칩(186)과, 상기 도전성리드(111)와 상기 반도체칩(186)을 다운 본딩해주는 다운본딩 와이어(113)와, 상기 반도체칩(186)을 향하여 뻗어있고 반도체칩(186)과 노말본딩이 되는 내부리드(130)와, 상기 내부리드(130)에 연장되어 패키지의 바깥으로 노출되고 아래로 절곡되는 외부리드(140)와, 상기 반도체칩(186)과 내부리드(130)을 전기적으로 연결하여 주는 노말본딩 와이어(182)와, 상기 하부테이프패드(114)를 바깥으로 노출하고 외부리드(140)을 제외한 재료를 감싸는 봉지재(188)로 이루어지는 것을 특징으로 한다.
도 5b는 도 3a내지 도3c에 도시된 리드프레임 구조를 이용한 반도체 패키지의 하부를 도시한 저면도이다.
본 발명의 일실시예에 따른 반도체 패키지를 도시한 저면도이다.
반도체 패키지 하부로 하부테이프(114)가 노출되고 노출된 하부테이프(114)의 홀에 솔더볼(12)이 삽입되어 내부의 전도성리드(111)와 부착된다. 상기 부착된 솔더볼(112)은 하부테이프패드(114)의 두께보다 직경이 커서 패키지 외부로 노출된다.
도 6a는 도 4a내지 도 4c에 도시된 리드프레임 구조를 이용한 반도체 패키지를 도시한 단면도이다.
도 6a를 참조하면, 반도체패키지의 저면에 노출되고 패기지의 저면에 솔더볼(312)이 부착되는 홀이 생성된 테이프패드(314)와, 상기 테이프패드(314)에 생성된 'T'자형의 홀에 삽입되는 도전성리드(311)와, 상기 테이프패드(314)의 홀에 삽입된 도전성리드(311)의 하부에 부착되고 패키지의 내부와 외부를 전기적으로 연결해주는 솔더볼(312)과, 상기 도전성리드(311)가 삽입된 상기 테이프패드(314)위에 안착될 반도체칩(386)을 고정시켜주고 전기적인 연결을 방지해주는 접착제(384)와, 상기 도전성리드(311)의 일부를 남겨두고 상기 접착제(384)에 의해 상기 테이프패드(314)위에 고정되는 반도체칩(386)과, 상기 도전성리드(311)와 상기 반도체칩(386)을 다운본딩해주는 다운본딩 와이어(313)와, 상기 반도체칩(386)을 향하여 뻗어있고 반도체칩(386)과 노말본딩이 되는 내부리드(330)와, 상기 내부리드(330)에 연장되어 패키지의 바깥으로 노출되고 아래도 절곡되는 외부리드(340)와, 상기 반도체칩(386)과 내부리드(330)을 전기적으로 연결하여 주는 노말본딩 와이어(382)와, 상기 하부테이프패드(314)를 바깥으로 노출하고 외부리드(340)을 제외한 재료 를 감싸는 봉지재(388)로 이루어지는 것을 특징으로 한다.
도 6b는 도 4a내지 도 4c에 도시된 리드프레임 구조를 이용한 반도체 패키지의 하부를 도시한 저면도이다.
본 발명의 또다른 일실시예에 따른 반도체 패키지를 도시한 저면도이다.
반도체 패키지의 하부로 테이프패드(114)가 노출되고 솔더볼(112)이 노출된 하부테이프패드(114)에 삽입된 도전성 리디의 하부와 부착된다. 상기 솔더볼(112)은 패키지의 하부에 완전히 노출된다.
이상의 일실시예에서 살펴 본 바와 같이 본 발명은, 기존의 리드프레임의 패드를 홀이 생성되고 도전성리드가 부착된 비전도성 테이프패드로 대체하여 패키지하부로 입출력단을 뽑아냄으로써 패키지의 입출력 갯수를 늘려주고 지지부재가 패키지의 하부로 노출됨으로써 패키지내의 열방출을 용이하게 해주는 효과를 갖는다.

Claims (6)

  1. 삭제
  2. 반도체칩이 안착될 지지부재와,
    상기 지지부재 각변의 모서리에 연결되어 중앙에 위치한 지지부재를 지지 및 고정시키는 다수개의 타이바와,
    상기 지지부재를 향하고 일정거리 떨어져 위치하며 반도체칩의 입/출력단으로부터 전도성 와이어에 의해 연결되는 핀형태로 이루어진 다수개의 내부리드와,
    상기 각각의 내부리드로부터 외부로 연장되는 외부리드와,
    상기 내부리드와 외부리드에 수직으로 연결되어 그 내부리드와 외부리드를 지지 및 분리하는 댐바를 포함하고,
    상기 지지부재는
    볼 그리드 어레이(Ball Grid Array)를 하기 위한 솔더볼(Solder Ball)이 부착할 정도의 소정의 크기의 다수개의 홀(Hole)이 일정간격을 가지며 대략 사각라인 형태로 형성된 비전도성의 하부테이프패드와, 상기 하부테이프패드의 홀과 같은 수를 가지며 긴 직사각형의 판모양으로 하부테이프패드 상부의 홀을 독립적으로 덮은후 소정의 여분이 남을 정도의 크기인 도전성리드와, 상기 도전성리드의 높이와 같고 상기 도전성리드에 의해 둘러쌓인 내부를 채워주는 사각형의 비전도성인 중간테이프패드와, 상기 도전성리드의 일부분만을 노출한 채로 도전성리드의 일부와 상기 중간테이프를 덮는 사각형의 판형태의 비전도성인 상부테이프패드으로 이루어지는 것을 특징으로 하는 리드프레임 구조.
  3. 제 2 항에 있어서, 상기 지지부재는
    상부와 하부를 관통하고 상부의 홈이 하부의 홈보다 큰 'T'자형의 홈이 생성된 테이프패드와, 상기 테이프패드에 생성된 홀과 같은 수를 가지며 상기 'T'자형의 홀에 완전히 삽입될 정도의 크기와 모양을 가지는 도전성리드로 이루어지는 것을 특징으로 하는 리드프레임 구조.
  4. 반도체칩이 안착될 지지부재와,
    상기 지지부재의 각 변을 따라 연결되어 지지부재을 지지해주는 수개의 타이바와,
    상기 반도체칩과 상기 지지부재를 다운본딩하여 전기적으로 연결해주는 다운본딩와이어과,
    상기 지지부재의 둘레에 일정간격 떨어져 나열되어 있는 내부리드와,
    상기 내부리드에 연장되어 패키지의 바깥으로 노출되고 아래도 절곡되는 외부리드와,
    상기 반도체칩과 내부리드을 전기적으로 연결해주는 다수의 노말본딩와이어와,
    상기 지지부재의 하부를 바깥으로 노출시키고 외부리드를 제외한 모든 자재 를 감싸는 봉지재로 이루어지는 것을 특징으로 하는 반도체 패키지.
  5. 제 4항에 있어서, 상기 지지부재는
    반도체패키지의 저면에 노출되고 패기지의 저면에 솔더볼이 삽입되고 솔더볼의 일부가 노출될정도의 두께를 가지는 홀이 생성된 비전도성 하부테이프패드와,
    상기 하부테이프패드에 생성된 홀의 상부를 덮고 소정의 여분의 남을정도의 크기이며 위로는 반도체칩과 다운본딩이 이뤄지고 홀을 덮는 부분의 하부는 솔더볼과 접촉되는 도전성리드와,
    상기 하부테이프패드의 홀에 삽입되고 상기 도전성리드의 하부에 접촉하여 패키지의 내부와 외부를 전기적으로 연결해주는 솔더볼과,
    상기 도전성리드와 같은 높이이고 도전성리드로 둘러쌓인 내부를 채워주는 비전도성인 중간테이프패드와,
    상기 도전성리드의 일부를 노출시키고 노출되지 않는 부분과 중간테이프패드를 덮는 비전도성인 상부테이프패드로 이루어지는 것을 특징으로 하는 반도체 패키지.
  6. 제 4항에 있어서, 상기 지지부재는
    반도체패키지의 저면에 노출되고 패기지의 저면에 솔더볼이 부착되는 홀이 생성된 테이프패드와,
    상기 테이프패드에 생성된 'T'자형의 홀에 삽입되는 도전성리드와,
    상기 테이프패드의 홀에 삽입된 도전성리드의 하부에 부착되고 패키지의 내부와 외부를 전기적으로 연결해주는 솔더볼로 이루어지는 것을 특징으로 하는 반도체 패키지.
KR1020030063242A 2003-09-09 2003-09-09 리드프레임 구조 및 이를 이용한 반도체 패키지 KR100559640B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030063242A KR100559640B1 (ko) 2003-09-09 2003-09-09 리드프레임 구조 및 이를 이용한 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030063242A KR100559640B1 (ko) 2003-09-09 2003-09-09 리드프레임 구조 및 이를 이용한 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20050026231A KR20050026231A (ko) 2005-03-15
KR100559640B1 true KR100559640B1 (ko) 2006-03-10

Family

ID=37384157

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030063242A KR100559640B1 (ko) 2003-09-09 2003-09-09 리드프레임 구조 및 이를 이용한 반도체 패키지

Country Status (1)

Country Link
KR (1) KR100559640B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210123752A (ko) 2020-04-06 2021-10-14 (주)포시스 반도체 패키지용 리드프레임의 리드 구조 및 그 리드 가공 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210123752A (ko) 2020-04-06 2021-10-14 (주)포시스 반도체 패키지용 리드프레임의 리드 구조 및 그 리드 가공 방법

Also Published As

Publication number Publication date
KR20050026231A (ko) 2005-03-15

Similar Documents

Publication Publication Date Title
US6414391B1 (en) Module assembly for stacked BGA packages with a common bus bar in the assembly
KR101530687B1 (ko) 패키지 적층을 위한 집적회로 패키지 시스템
US7700404B2 (en) Large die package structures and fabrication method therefor
US6743658B2 (en) Methods of packaging an integrated circuit
US7936055B2 (en) Integrated circuit package system with interlock
US7298026B2 (en) Large die package and method for the fabrication thereof
SG173394A1 (en) Integrated circuit leadframe and fabrication method therefor
US5598321A (en) Ball grid array with heat sink
US6876087B2 (en) Chip scale package with heat dissipating part
KR20020066483A (ko) 반도체 패키지와 그 반도체 패키지의 기판 실장 구조 및적층 구조
US20090020859A1 (en) Quad flat package with exposed common electrode bars
US20040188818A1 (en) Multi-chips module package
US7173341B2 (en) High performance thermally enhanced package and method of fabricating the same
US8395246B2 (en) Two-sided die in a four-sided leadframe based package
KR100559640B1 (ko) 리드프레임 구조 및 이를 이용한 반도체 패키지
KR0119757Y1 (ko) 반도체 패키지
KR100763966B1 (ko) 반도체 패키지 및 이의 제조에 사용되는 리드프레임
US20090096070A1 (en) Semiconductor package and substrate for the same
KR100212392B1 (ko) 반도체 패키지
KR100196992B1 (ko) 리드 프레임 및 이를 구비한 칩 스케일 패키지
KR950010866B1 (ko) 표면 실장형(surface mounting type) 반도체 패키지(package)
KR100195511B1 (ko) 리드 프레임을 이용한 볼 그리드 어레이 패키지
KR100250148B1 (ko) 비지에이 반도체 패키지
KR19980044244A (ko) 반도체 패키지의 구조
KR20020065729A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130304

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140303

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150303

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160303

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170302

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180302

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190304

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20200302

Year of fee payment: 15