KR100565766B1 - 반도체 칩 패키지 및 그 제조방법 - Google Patents

반도체 칩 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR100565766B1
KR100565766B1 KR1020010000175A KR20010000175A KR100565766B1 KR 100565766 B1 KR100565766 B1 KR 100565766B1 KR 1020010000175 A KR1020010000175 A KR 1020010000175A KR 20010000175 A KR20010000175 A KR 20010000175A KR 100565766 B1 KR100565766 B1 KR 100565766B1
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor chip
package
connection hole
stud bump
Prior art date
Application number
KR1020010000175A
Other languages
English (en)
Other versions
KR20020057670A (ko
Inventor
신원대
김태수
박종욱
장문호
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020010000175A priority Critical patent/KR100565766B1/ko
Publication of KR20020057670A publication Critical patent/KR20020057670A/ko
Application granted granted Critical
Publication of KR100565766B1 publication Critical patent/KR100565766B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 발명으로서, 반도체 칩에 형성된 스터드 범프를 기판의 접속홀에 삽입시켜 플러그 결합으로 직접 접속시킴으로써 공정을 단순화하고 패키지를 경박단소화시킬 수 있는 반도체 칩 패키지 및 그 제조방법을 제공한다.
본 발명의 구성은, 전자회로가 집적되어 있는 반도체 칩과; 상기 반도체 칩의 본드 패드에 형성되어 전기신호를 기판에 접속시키는 스터드 범프와; 상기 스터드 범프가 삽입되어 통전되는 접속홀이 형성된 기판과; 상기 반도체 칩과 기판의 접착력을 부여하는 접착수지와; 상기 기판의 배면에 융착되는 솔더볼;을 포함한다.
본 발명에 의한 반도체 칩 패키지 제조방법은, 반도체 칩의 본드 패드에 스터드 범프를 융착,형성시키는 단계와;
기판의 표면에 접착수지를 형성하는 단계와;
상기 접착수지가 부착된 기판에 접속홀을 형성하는 단계와;
상기 반도체 칩과 기판을 접착시키되, 반도체 칩의 스터드 범프가 기판의 접속홀에 삽입되고 접착을 위해 열압착되는 단계와;
상기 기판이 마더보드에 부착될 수 있도록 솔더볼을 융착하는 단계;를 포함한다.
반도체, 패키지, 스터드 범프, 접속홀

Description

반도체 칩 패키지 및 그 제조방법{Semiconductor chip package and manufacturing method the same}
도 1 은 종래의 일반적인 QFP형 반도체 패키지의 단면도.
도 2 는 종래 BGA 패키지의 단면도.
도 3 은 본 발명에 관련된 반도체 칩의 단면도.
도 4 는 본 발명에 관련된 기판의 단면도.
도 5 는 본 발명의 반도체 칩과 기판이 접착된 상태를 보여주는 단면도.
도 6 은 본 발명에 의한 반도체 칩 패키지의 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
30: 반도체 칩 32: 본드 패드
34: 스터드 범프 40: 기판(substrate)
42: 접속홀 42b: 전도성 수지
44: 볼 랜드(ball land) 46: 접착수지
50: 솔더 볼
본 발명은 반도체 칩 패키지 및 그 제조방법에 관한 것으로서, 보다 상세하게는 반도체 칩을 기판에 부착시킨 패키지 구조와 상기 패키지를 제조하는 방법에 관한 것이다.
일반적으로 반도체패키지는 그 종류에 따라 수지밀봉 패키지, TCP(Tape Carrier Package)패키지, 글래스밀봉 패키지, 금속밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology,SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic LeadedChip Carrier), BGA(Ball Grid Array) 등이 있다.
최근에는 전자제품의 소형화에 따라 인쇄회로기판의 부품 장착도를 높이기 위해서 삽입형 반도체패키지 보다는 표면실장형 반도체패키지가 널리 사용되고 있는데, 이러한 종래의 패키지에 대한 구조를 도 1과 도 2를 참조하여 QFP와, BGA패키지에 대하여 설명하면 다음과 같다.
도 1은 종래의 일반적인 반도체 패키지의 QFP로서, 그 구조는 전자회로가 집적되어 있는 반도체칩(11)과, 상기 반도체칩(11)이 에폭시(16)에 의해 부착되는 탑재판(15)과, 상기 반도체칩(11)의 신호를 외부로 전달할 수 있는 다수의 리드(12)와, 상기 반도체칩(11)과 리드(12)를 연결시켜 주는 와이어(13)와, 상기 반도체칩(11)과 그 외 주변구성품들을 외부의 산화 및 부식으로부터 보호하기 위하여 그 외부를 감싼 봉지수지(14)로 이루어지는 것이다.
이러한 구성에 의한 종래의 QFP는 반도체칩(11)으로부터 출력된 신호와 와이어(13)를 통해 리드(12)로 전달되며, 상기 리드(12)는 마더보드에 연결되어 있어 리드(12)로 전달된 신호가 마더보드를 주변소자로 전달된다. 주변소자에서 발생된 신호가 반도체칩(11)으로 전달되는 경우에는 위에서 설명한 경로의 역순으로 신호가 전달되는 것이다.
그러나, 상기의 QFP는 반도체칩이 점차적으로 고성능화되어 가면서 핀의 수가 더욱더 많아지게 되는데 비하여, 핀과 핀사이의 거리를 일정치 이하로 좁히는 것은 기술적으로 어려움이 있기 때문에 많은 핀을 모두 수용하기 위해서는 패키지가 커지게 되는 단점이 있다. 이것은 반도체패키지의 소형화 추세에 역행하는 결과를 낳는 문제점이 있는 것이다.
이와 같이 다핀화에 따른 기술적 요구를 해결하기 위해서 등장한 것이 BGA패키지로서, 이는 입출력 수단으로서 반도체패키지의 일면전체에 융착된 솔더볼을 이용함으로써 QFP 보다 많은 수의 입출력 신호를 수용할 수 있음은 물론, 그 크기도 QFP 보다 작게 형성된 것이다.
이러한 BGA패키지의 구성은 도 2에 도시된 바와 같이 표면에 회로패턴(25a)이 형성되고, 이 회로패턴(25a)을 보호하기 위해 솔더마스크(25b)가 코팅된 회로기판(25)과, 상기 회로기판(25)의 상면 중앙에 부착된 반도체칩(21)과, 상기 반도체칩(21)과 상기 회로기판(25)의 회로패턴(25a)을 전기적으로 연결하여 신호를 전달하는 와이어(23)와, 상기 회로기판(25)의 회로패턴(25a)에 융착되어 외부로 신호를 전달하는 솔더볼(22)과, 상기 반도체칩(21)과 그 외 주변구성품들을 외부의 산화 및 부식으로부터 보호하기 위하여 그 외부를 감싼 봉지수지(24)로 구성되는 것이다.
이러한 구성의 BGA패키지는 반도체칩(21)으로부터 출력된 신호가 와이어(23)를 통해서 회로패턴(25a)으로 전달되며, 상기 회로패턴(25a)으로 전달된 신호는 여기에 융착되어 있는 솔더볼(22)을 통하여 마더보드로 전달되어 주변소자로 전달된다. 주변소자에서 발생된 신호가 반도체칩(21)으로 전달되는 경우에는 위에서 설명한 경로의 역순으로 신호가 전달되는 것이다.
그러나, 이러한 BGA패키지는 내부에 내장된 반도체칩의 크기에 비해서 패키지의 크기가 몇 배 이상 크기 때문에 전자제품들을 소형화시키기에는 한계가 있었다. 이러한 문제를 해결하고자 반도체 칩에 범프(bump)를 형성하여 PCB나 회로 테입에 직접 부착하는 플립칩 본딩 기술이 있으나 이 역시 범프 높이 때문에 패키지의 높이(height)가 높아지는 문제점이 있다.
상기 방식에 의해 제조되는 반도체칩 패키지는 기본적으로 와이어 본딩 또는 리드 본딩을 해야 하며, 본딩 후 EMC 또는 Encapsulant를 사용하여 칩을 몰딩하는 과정을 거쳐야 한다. 와이어 본딩공정에서 사용되는 와이어는 일반적으로 금(Au)을 사용하기에 제조시 많은 비용을 유발한다.
또한 wire sweeping(와이어 쏠림), I/O short 등 수많은 문제들이 패키지 공정 신뢰성을 저하시킬 수 있다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 발명으로 서, 반도체 칩에 형성된 스터드 범프를 기판의 접속홀에 삽입시켜 플러그 결합으로 직접 접속시킴으로써 공정을 단순화하고 패키지를 경박단소화시킬 수 있는 반도체 칩 패키지 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은,
전자회로가 집적되어 있는 반도체 칩과; 상기 반도체 칩의 본드 패드에 형성되어 전기신호를 기판에 접속시키는 스터드 범프와; 상기 스터드 범프가 삽입되어 통전되는 접속홀이 형성된 기판과; 상기 반도체 칩과 기판간의 접착력을 부여하는 접착수지와; 상기 기판의 배면에 융착되는 솔더볼;을 포함하는 구성으로 이루어진다.
또한 상기 반도체 칩 패키지의 제조방법은 반도체 칩의 본드 패드에 스터드 범프를 융착,형성시키는 단계와;
기판의 표면에 접착수지를 형성하는 단계와;
상기 접착수지가 부착된 기판에 접속홀을 형성하는 단계와;
상기 반도체 칩과 기판을 접착시키되, 반도체 칩의 스터드 범프가 기판의 접속홀에 삽입되는 단계와;
상기 기판이 마더보드에 부착될 수 있도록 솔더볼을 융착하는 단계;를 포함한다.
본 발명의 구성에 대하여 첨부한 도면을 참조하면서 보다 상세하게 설명한다.
도 3 은 본 발명에 관련된 반도체 칩의 단면을 도시한 것이다.
상기 반도체 칩(30)의 표면에는 내부의 회로와 접속되어 전기신호가 입,출력되는 지점이 설치되는바, 도면에서 보는 바와 같이 도전성의 얇은 본드 패드(32)가 형성된다. 상기 본드 패드(32)에는 스터드 범프(34)가 융착 형성되는데, 상기 스터드 범프(34)가 반도체 칩(30)과 기판(40) 간의 접속 매개역할을 하게 된다.
상기 스터드 범프(34)는 통상 25㎛~80㎛의 height를 갖도록 하며 골드(Au), 솔더(solder), 니켈 합금 등으로 형성되어 도전성을 갖는다.
도 4 는 상기 반도체 칩(30)과 접착되는 기판(40)의 단면을 도시한 도면이다.
상기 기판은 PCB(Printed Circuit Board)로 제조되거나 회로 테입(Circuit Tape)과 같은 필름타입으로 제조될 수 있다.
상기 기판(40)에는 홀이 형성된다. 상기 홀은 도전성을 지니는 접속홀(42:Interconnecter hole)로서, 상기 반도체 칩(30)의 스터드 범프(34)가 삽입되는 홀이다. 상기 접속홀(42)의 내측벽은 도전성 물질(42a)을 코팅하여 볼 랜드(44)와 전기적으로 접속되게 되어 있다.
상기 기판(40)의 표면에는 접착수지(46)가 형성되는바, 상기 접착수지(46)는 반도체 칩(30)과 기판(40)간의 접착력을 강화시킨다.
상기 접착수지(46)는 필름형으로 기판에 부착될 수 있으며 에폭시와 같이 페이스트 상으로 기판에 도포될 수 있다.
도 5 는 반도체 칩(30)이 상기 기판(40)과 접착된 상태를 도시한 단면도이 다.
도면을 참조하면, 반도체 칩(30)의 본드 패드(32)에 형성된 스터드 범프(34)가 기판의 접속홀(42)에 삽입된다. 상기 기판(40)의 접속홀(42) 내측벽에는 도전성 물질(42a)이 코팅되어 있으므로 스터드 범프(34)가 삽입되면서 측벽과 접촉하여 전기 접속하게 된다.
그러나 만일, 공정 오차 등에 의해 스터드 범프(34)가 접속홀(42)의 체적보다 작게 되면 접속 불량이 발생할 수도 있다.
이를 방지하기 위해 기판(40)의 내측면에는 전도성 수지(42b), 즉 이방성전도성 필름(Anisotropic Conductive Film: 이하 ACF), 이방성전도성 어드헤시브(Anisotropic Conductive Adhesive: 이하 ACA) 혹은 전도성 에폭시 등이 도포됨이 바람직하다.
ACF나 ACA는 내부에 대략 5㎛로 된 수백개의 금속성 알맹이에 폴리머가 코팅되어 있는 것으로 이러한 ACF나 ACA는 열압착시 도전체 사이에서 압착된 부분은 열로 인하여 금속성 알맹이에 코팅된 폴리머가 녹게 되어 통전상태를 유지하고 그 외 부분은 절연상태를 유지하게 된다.
이에 따라 전도성 수지(42b)가 위치한 접속홀(42)의 측벽에서 통전성을 2차로 보상할 수 있으므로 스터드 범프(34)가 접속홀(42)보다 작더라도 접속안정성을 얻을 수 있다.
상기 반도체 칩(30)과 기판(40)을 접착시키는 접착수지(46)가 필름형태일 경우에는 상기 기판(40)에 접속홀(42)을 형성시 필름을 부착한 후 동시에 기판(40)과 필름에 홀을 형성할 수 있으며, 접착수지(46)가 에폭시와 같은 페이스트일 경우에는 열압착시 반도체 칩(30)의 스터드 범프(34)가 자연스럽게 페이스트를 투과하여 기판의 접속홀(42)에 삽입될 수 있다.
이하 도 6을 참조하여 본 발명에 의한 반도체 칩 패키지의 구성과 그 제조방법에 관하여 설명하면 다음과 같다.
도 6 에는 최종적으로 본 발명에 의한 반도체 칩 패키지가 완성된 단면도를 도시하였다.
도 6에서 보는 바와 같이, 완성된 반도체 칩 패키지에서 반도체 칩(30)의 표면에는 본드 패드(32)에 스터드 범프(34)가 융착,형성된 것을 특징으로 한다. 또한 상기 반도체 칩 패키지에서 기판(40)에는 반도체 칩의 스터드 범프(34)와 접속되는 접속홀(42)이 형성된 것을 특징으로 한다.
상기 기판(40)에는 반도체 칩(30)과의 접착을 위해 접착수지(46)가 도포되는바, 페이스트 혹은 필름형태 모두 가용할 수 있으며, 필름일 경우 기판에 접속홀(42)을 형성시 같은 공정하에서 홀을 형성함이 바람직하다.
상기 기판(40)의 접속홀(42)은 기판 배면의 볼 랜드(44)와 전기접속되어 있으며, 접속력을 강화하기 위해 접속홀(42)의 내측면은 전도성 에폭시, ACF, 혹은 ACA와 같은 전도성 수지(42b)를 도포함이 바람직하다.
상기 기판(40)의 배면에는 솔더볼(50)이 부착되어 있으며, 상기 솔더볼(50)은 마더보드(도시 생략)에 상기 반도체 칩 패키지를 부착시킬 때 융착하여 접착시키기 위한 수단으로서, 상기 솔더볼(50)과 볼 랜드(44)를 통해 접속홀(42)에서 스 터드 범프(34)로 접속통로가 형성되며 상기 스터드 범프(34)는 본드 패드(32)를 통해 반도체 칩의 내부로 이어져 마더보드와 반도체 칩간의 입출력이 상호 진행된다.
상기 본 발명의 구성을 참조하여 반도체 칩 패키지 제조방법을 살펴보면,
반도체 칩(30)의 본드 패드(32)에 스터드 범프(34)를 융착,형성시키는 단계와,
기판(40)의 표면에 접착수지(46)를 부착하는 단계와,
상기 접착수지(46)가 부착된 기판(40)에 접속홀(42)을 형성하는 단계와,
상기 반도체 칩(30)과 기판(40)을 접착시키되, 반도체 칩의 스터드 범프가 기판의 접속홀(42)에 삽입되고 접착을 위해 열압착되는 단계와,
상기 기판(40)이 마더보드에 부착될 수 있도록 솔더볼(50)을 융착하는 단계를 포함한다.
상기 기판은 상술한 단계와 같이 반도체 칩의 스터드 범프에 맞도록 후 공정에서 접속홀을 형성할 수 있으나, 기판이 제조될 때 이미 접속홀이 동시에 형성되도록 할 수 있다. 이와 같이 기판에 접속홀이 형성되어 있으면, 따로 접속홀을 제조하는 공정을 생략할 수 있으므로 제조공정의 편의와 효율성면에서 바람직하다.
상기 제조단계에서 접착수지가 필름일 때에는 상술한 바와 같이 기판에 부착후 상기 기판과 반도체 칩을 접착시킴이 바람직하나 접착수지가 에폭시와 같이 페이스트일 경우에는 기판에 홀을 형성한 후 접착수지를 도포하여 반도체 칩과 접착시킴이 바람직하다.
본 발명에 의한 반도체 칩 패키지는 웨이퍼 상태에서 바로 패키징이 가능하 다. 즉, 웨이퍼 상태에서 칩 단위로 자르기 전에 웨이퍼에 바로 스터드 범프를 형성하고 상기 웨이퍼 크기와 동일하게 준비된 기판을 접착시키고 솔더볼을 융착시킴으로써 종래의 다수 공정을 생략할 수 있다.
이와 같은 공정을 마친 패키지를 칩 단위로 자르게 되면 바로 CSP (Chip Size Package)즉, 칩 크기와 동일한 패키지를 제조할 수 있게 된다.
첫째, 웨이퍼 상태로 바로 작업이 가능하다.
즉, 상기 패키지는 웨이퍼의 본드 패드에 스터드 범핑을 한 후에 직접적으로 필름 타입 기판을 전체 웨이퍼에 접착시켜 패키지를 제조할 수 있다.
둘째, 다이 어태치(die attach), 와이어 본딩 공정, 몰딩 공정 등을 생략할 수 있어 공정이 단순해진다.
스터드 범프가 형성된 웨이퍼에 직접 필름 혹은 PCB 타입 기판을 부착하여 기존의 다이 어태치 공정을 없앨 수 있으며, 스터드 범프가 접속홀에 삽입됨으로서 접속되고, 접착수지에 의해 반도체 칩과 기판이 접착되므로 와이어 본딩과 몰딩 공정이 생략가능하다.
셋째, 기존의 생산기반시설을 이용할 수 있다.
만약 웨이퍼 라미네이트 방식으로 나간다면 웨이퍼 어태치(attach) 장비만 제외하고 여타공정은 기존 설비로 생산 해낼 수 있다. 기판 방식으로 진행된다면 거의 모든 공정이 기존의 생산설비로 제조가 가능해진다.
넷째, 경박단소한 패키지를 구현할 수 있다.
필름 타입의 기판을 이용하고 몰드, 와이어 본딩 공정을 하지 않으며 기존 플립칩 패키지에서 범프가 차지하던 높이를 없애서 패키지의 높이를 대폭적으로 줄일 수 있으며, CSP(chip size package)를 제조할 수 있게 된다.
다섯째, 전기적 신호특성과 열방출 능력이 우수하다.
와이어 본딩 공정없이 스터드 범프에 의해 직접 접속 방식을 취하므로 전기적 노이즈가 최소화되어 전기적 신호특성이 우수하고, 칩 자체가 바로 외부에 노출되므로 열 방출능력이 뛰어나다.
상기에서 본 발명의 특정한 실시 예가 설명 및 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같이 변형된 실시 예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 이와 같은 변형된 실시 예들은 본 발명에 기술된 특허청구범위 안에 속한다 해야 할 것이다.

Claims (6)

  1. 전자회로가 집적되어 있는 반도체 칩;
    상기 반도체 칩의 외면에 구비된 본드 패드에 연결되고, 상기 반도체 칩과 전기적으로 접속되면서 외부로 돌출 형성된 스터드 범프;
    상기 스터드 범프가 삽입됨으로써 상기 스터드 범프와 전기적으로 접속되는 접속홀을 가지는 기판;
    상기 반도체 칩과 상기 기판 사이에 구비되어, 상기 반도체 칩과 상기 기판을 접착시키는 접착수지;
    상기 기판 내에 구비되며, 상기 접속홀의 내측면과 전기적으로 연결된 하나 이상의 볼랜드; 그리고
    상기 볼랜드 각각에 연결되어, 상기 볼랜드와 전기적으로 접속되는 하나 이상의 솔더볼을 포함하여 구성되는 반도체 칩 패키지.
  2. 제 1 항에 있어서, 상기 접착수지는 상기 접속홀에 삽입가능한 것을 특징으로 하는 반도체 칩 패키지.
  3. 제 1 항에 있어서, 상기 접속홀의 내측면에는 전도성 수지가 도포된 것을 특징으로 하는 반도체 칩의 패키지.
  4. 제 3 항에 있어서, 상기 전도성 수지는 적어도 전도성 에폭시, 이방성전도성 필름(ACF), 이방성전도성 어드헤시브(ACA)인 것을 특징으로 하는 반도체 칩의 패키지.
  5. 반도체 칩과 전기적으로 접속되면서 외부로 돌출 형성된 스터드 범프를 상기 반도체 칩의 외면에 구비된 본드 패드에 연결하는 단계;
    기판의 표면에 접착수지를 형성하는 단계;
    상기 기판 내에 상기 스터드 범프가 삽입되는 접속홀을 형성하는 단계;
    상기 접속홀을 내측면과 전기적으로 연결되는 하나 이상의 볼랜드를 상기 기판 내에 형성하는 단계;
    상기 반도체 칩과 기판을 접착시키면서, 상기 스터드 범프가 기판의 접속홀에 삽입하고 접착을 위해 열압착하는 단계; 그리고
    상기 기판이 마더보드에 부착될 수 있도록 솔더볼을 상기 볼랜드 각각에 연결하는 단계를 포함하여 구성되는 반도체 칩 패기지의 제조방법.
  6. 제 5 항에 있어서, 상기 접착수지가 페이스트(paste)일 경우 기판에 접속홀을 형성한 후 도포하는 것을 특징으로 하는 반도체 칩 패키지의 제조방법
KR1020010000175A 2001-01-03 2001-01-03 반도체 칩 패키지 및 그 제조방법 KR100565766B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010000175A KR100565766B1 (ko) 2001-01-03 2001-01-03 반도체 칩 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010000175A KR100565766B1 (ko) 2001-01-03 2001-01-03 반도체 칩 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20020057670A KR20020057670A (ko) 2002-07-12
KR100565766B1 true KR100565766B1 (ko) 2006-03-29

Family

ID=27690615

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010000175A KR100565766B1 (ko) 2001-01-03 2001-01-03 반도체 칩 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100565766B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011090269A2 (en) 2010-01-19 2011-07-28 Lg Innotek Co., Ltd. Package and manufacturing method of the same
KR200458252Y1 (ko) * 2010-03-22 2012-01-31 김윤환 결속블록
US10163773B1 (en) * 2017-08-11 2018-12-25 General Electric Company Electronics package having a self-aligning interconnect assembly and method of making same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5863815A (en) * 1997-02-25 1999-01-26 Oki Electric Industry Co., Ltd. Method of manufacturing semiconductor device
US6022761A (en) * 1996-05-28 2000-02-08 Motorola, Inc. Method for coupling substrates and structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6022761A (en) * 1996-05-28 2000-02-08 Motorola, Inc. Method for coupling substrates and structure
US5863815A (en) * 1997-02-25 1999-01-26 Oki Electric Industry Co., Ltd. Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
KR20020057670A (ko) 2002-07-12

Similar Documents

Publication Publication Date Title
KR970000214B1 (ko) 반도체 장치 및 그 제조방법
KR20020003305A (ko) 반도체 장치 및 그 제조 방법
US6486551B1 (en) Wired board and method of producing the same
US20080293189A1 (en) Method of manufacturing chip integrated substrate
US5841198A (en) Ball grid array package employing solid core solder balls
KR19990069447A (ko) 반도체 패키지와 그 제조방법
KR100345075B1 (ko) 칩 사이즈 패키지
KR100565766B1 (ko) 반도체 칩 패키지 및 그 제조방법
KR100617071B1 (ko) 적층형 반도체 패키지 및 그 제조방법
US6624008B2 (en) Semiconductor chip installing tape, semiconductor device and a method for fabricating thereof
KR100769204B1 (ko) 반도체 패키지 및 그 제조방법
KR20010061784A (ko) 칩 스캐일 패키지 및 그의 제조 방법
KR100549299B1 (ko) 반도체패키지 및 그 제조 방법
KR100503277B1 (ko) 플립칩 패키지 형성 방법
KR100480834B1 (ko) 레이저 마킹용 영구 테이프구조
JPH08340164A (ja) Ｂｇａ型パッケージの面実装構造
KR100520443B1 (ko) 칩스케일패키지및그제조방법
JPH04139737A (ja) 半導体チップの実装方法
KR20030033706A (ko) 플립칩 패키지
KR100237329B1 (ko) 칩 스케일 반도체 패키지의 구조 및 제조 방법
KR200172710Y1 (ko) 칩 크기의 패키지
KR100216845B1 (ko) CSP ( Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법
KR20030042819A (ko) 반도체 패키지 및 상기 반도체 패키지를 적층한 적층형반도체 패키지, 이를 제조하는 제조방법
KR19980083259A (ko) 칩 싸이즈 반도체 패키지의 구조 및 그 제조 방법
KR100356808B1 (ko) 칩 스케일 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130305

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140304

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee