KR100617071B1 - 적층형 반도체 패키지 및 그 제조방법 - Google Patents

Abstract

본 발명은 적층형 반도체 패키지를 구성하되 리플로우 공정시 적층된 개별 패키지가 서로 분리되지 않고 결합력이 향상되는 적층형 반도체 패키지 및 그 제조방법을 제공한다.

이를 위하여 본 발명은 서브스트레이트, 상기 서브스트레이트의 중앙에 위치하는 반도체 칩, 상기 반도체 칩과 서브스트레이트간 전기접속을 위하여 본딩된 와이어, 상기 반도체 칩과 와이어를 보호하기 위하여 몰딩시키는 봉지재, 상기 반도체 칩의 전기신호가 외부와 연통되도록 서브스트레이트의 일면에 부착되는 솔더볼을 포함하여 이루어지는 제1유닛패키지와; 상기 제1유닛패키지와 동일한 구성을 갖는 제2유닛패키지를 포함하고; 상기 제1유닛패키지 위에 제2유닛패키지가 적층되어 있되, 상기 제1유닛패키지와 제2유닛패키지 사이에는 리플로우 언더필 접착제가 개재된 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.

반도체, 패키지, 적층, 언더필, 리플로우

Description

적층형 반도체 패키지 및 그 제조방법{Stack semiconductor package ＆ manufacturing technique the same}

도 1 은 종래 반도체 패키지의 일예를 도시한 단면도

도 2 는 상기 도 1의 반도체 패키지를 적층한 상태를 도시한 단면도

도 3 은 종래 적층형 반도체 패키지에 워피지가 발생한 경우를 도시한 개략적인 단면도

도 4 는 본 발명에 의한 적층형 반도체 패키지의 바람직한 일실시예를 도시한 단면도

도 5 는 본 발명의 적층형 반도체 패키지를 제조하기 위한 방법의 한 단계로써 제1유닛패키지에 리플로우 언더필 접착제를 도포하는 상태를 도시한 도면

도 6 은 상기 리플로우 언더필 접착제가 도포된 제1유닛패키지위로 제2유닛패키지를 위치시킨 상태를 도시한 도면.

도 7 은 본 발명에 의해 적층된 반도체 패키지를 마더보드와 같은 외부보드에 실장한 상태를 도시한 도면.

도 8 은 본 발명의 적층형 반도체 패키지의 다른 실시예를 도시한 단면도.

** 도면의 주요부분에 대한 부호의 설명 **

1,2: 유닛패키지 11,21: 서브스트레이트

12,22: 반도체 칩 13,23: 와이어

14,24: 봉지재 15,25: 솔더볼

3: 리플로우 언더필 접착제 100: 마더보드

본 발명은 반도체 패키지에 관한 것으로써, 보다 상세하게는 2개이상의 유닛 패키지를 적층하여 구성하는 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.

일반적으로 반도체패키지는 그 종류에 따라 수지밀봉 패키지, TCP(Tape Carrier Package)패키지, 글래스밀봉 패키지, 금속밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology,SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic LeadedChip Carrier), BGA(Ball Grid Array) 등이 있다.

최근에는 전자제품의 소형화에 따라 인쇄회로기판의 부품 장착도를 높이기 위해서 삽입형 반도체패키지 보다는 표면실장형 반도체패키지가 널리 사용되고 있다.

도 1 은 종래 반도체 패키지의 일예를 도시한 단면도이다.

도 1에서 보는 바와 같이, 종래 반도체 패키지는 인쇄회로기판을 주로 채용 하는 서브스트레이트(11)와; 상기 서브스트레이트(11)의 중앙부에 위치하는 반도체 칩(12)과; 상기 반도체 칩(12)의 본드패드(12a)와 서브스트레이트(11)의 본드핑거(11a)를 접속연결시킨 와이어(13)와; 상기 반도체 칩(12) 및 와이어(13)를 매몰시켜 보호하는 봉지재(14)와; 상기 반도체 칩(12)의 전기신호를 외부로 입출시키는 솔더볼(15)을 포함하여 구성되어 있다.

최근의 반도체 패키지는 그 두께를 얇게 하기 위한 시도가 많이 이루어지고 있으며, 도면에 도시된 바와 같이, 서브스트레이트(11)의 중앙에 칩홀(11b)을 형성하여 반도체 칩(12)이 상기 칩홀(11b)에 내장되도록 한 형태로 구성되기도 한다.

이러한 단일의 유닛 패키지(1)가 메모리칩을 내장한 패키지일때 메모리의 확장이 필요한 경우에는 상기 유닛패키지(1)를 다수개 적층시켜 확장하고자 하는 메모리를 구현할 수 있다.

도 2 는 상기 도 1의 반도체 패키지를 적층한 상태를 도시한 단면도이다.

도 2에 도시된 반도체 패키지는 도 1의 반도체 패키지를 단순히 적층시킨 것이다. 이러한 적층형 반도체 패키지를 제조하기 위해서는 다음과 같은 과정을 거치게 된다.

유닛패키지를 적층시킬 때 2개의 유닛패키지(1)(2)는 서로 전기신호를 입출력하는 통로가 필요하게 된다. 이러한 통로는 솔더볼(25)에 의해 이루어지므로 유닛패키지(1)(2)를 적층할 때는 반드시 하측의 유닛패키지(1)의 서브스트레이트(11)에 상측의 유닛패키지(2)의 솔더볼(25)이 접속가능하도록 접착된다.

이하 설명의 편의를 위하여 하측의 유닛패키지를 제1유닛패키지(1)라 하고, 상측의 유닛패키지를 제2유닛패키지(2)라 하기로 한다.

제1유닛패키지(1) 위에 제2유닛패키지(2)가 적층되기 위해서는 제2유닛패키지(2)의 솔더볼(25)이 접착되는 제1유닛패키지(1)의 서브스트레이트(11) 부위에 플럭스(flux) 또는 솔더페이스트(17:solder paste)를 도포한다.

플럭스는 솔더볼(25)이 부착되는 부위의 표면을 깨끗이 하여 이 상태를 유지시킴으로써 금속의 재산화를 방지하거나 또는 후에 도포되는 솔더 페이스트의 표면장력을 저하시킴으로써 표면을 넓히는 작용을 한다.

솔더페이스트(17)는 솔더볼이 부착될때 접착력을 강하게 할 뿐만 아니라 도전성을 높여 패키지간의 전기신호가 원활히 소통되도록 한다.

이와 같이 제1유닛패키지(1)의 서브스트레이트(11)의 볼패드(11b)에 상기 플럭스 또는 솔더페이스트(17)를 도포한 뒤 제2유닛패키지(2)를 적층하고 나면 리플로우과정을 거친다. 상기 리플로우과정에서 각각의 유닛패키지는 서브스트레이트(11)(22) 내부 재료의 열팽창율 차이 또는 봉지재(14)(24)와의 열팽창율 차이등에 의해 일련의 휨 현상이 일어나는 데 이를 워피지(warpage)라 한다.

도 3 은 종래 적층형 반도체 패키지에 워피지가 발생한 경우를 도시한 개략적인 단면도이다.

리플로우 공정을 거친 적층형 반도체 패키지는 워피지 때문에 휘어지게 되는바, 제1유닛패키지(1)의 휘는 양과 제2유닛패키지(2)의 휘는 양이 불균일하거나, 솔더페이스트의 접착력이 약한 경우 도시된 바와 같이 외곽측의 솔더볼(25)이 제1유닛패키지(1)와 분리되는 경우가 발생한다.

상기와 같은 경우 제2유닛패키지(2)의 솔더볼(25)이 제1유닛패키지(1)의 서브스트레이트(11)에서 분리될 뿐만 아니라 분리되면서 서브스트레이트(11)에 크랙(crack)이 발생하여 제1유닛패키지(1) 자체가 불량하게 되는 문제점이 있다.

도 2의 적층형 반도체 패키지의 리플로우 공정이 잘 이루어져 상기 적층형 반도체 패키지를 마더보드에 실장할 경우 상기 마더보드에 역시 플럭스 또는 솔더페이스트를 도포한 후 적층형 패키지를 실장하게 된다.

이때 마더보드에 완전히 접착시키기 위하여 다시 리플로우 공정을 행하게 되는데, 이 과정에서 종래 리플로우에 의해 결합된 제1유닛패키지와 제2유닛패키지의 결합부위가 새로 행하는 리플로우의 열에 의하여 결합이 끊어지는 위험성 또한 존재하고 있다.

본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 발명으로써, 적층형 반도체 패키지를 구성하되 리플로우 공정시 적층된 개별 패키지가 서로 분리되지 않고 결합력이 향상되는 적층형 반도체 패키지 및 그 제조방법을 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명은 서브스트레이트, 상기 서브스트레이트의 중앙에 위치하는 반도체 칩, 상기 반도체 칩과 서브스트레이트간 전기접속을 위하여 본딩된 와이어, 상기 반도체 칩과 와이어를 보호하기 위하여 몰딩시키는 봉지재, 상기 반도체 칩의 전기신호가 외부와 연통되도록 서브스트레이트의 일면에 부착되는 솔더볼을 포함하여 이루어지는 제1유닛패키지와; 상기 제1유닛패키지와 동일한 구성을 갖는 제2유닛패키지를 포함하고; 상기 제1유닛패키지 위에 제2유닛패키지가 적층되어 있되, 상기 제1유닛패키지와 제2유닛패키지 사이에는 리플로우 언더필 접착제가 개재된 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.

상기 리플로우 언더필 접착제는 비도전성 접착제이고, 리플로우 공정을 통해 완전경화되는 접착제로써, 솔더볼과 솔더볼 접착부에서만 접속이 이루어지도록 구성된 것을 특징으로 한다.

또한 본 발명은 서브스트레이트에 커버테이프를 부착하고, 반도체 칩을 위치시킨 후 상기 반도체 칩과 서브스트레이트간에 와이어로 본딩접속시킨 후 상기 반도체 칩과 와이어를 봉지하고, 상기 커버테이프를 제거한 다음, 솔더볼을 부착한 유닛패키지를 제조하는 단계와; 상기 제조된 유닛패키지 중 선별된 제1유닛패키지에 리플로우 언더필 접착제를 도포하는 단계와; 상기 제1유닛패키지의 서브스트레이트면에 형성된 솔더볼 접착부에 선별된 제2유닛패키지의 솔더볼이 위치하도록 한 후 제1유닛패키지 위에 제2유닛패키지를 적층하는 단계와; 상기 리플로우 언더필 접착제를 일정시간 리플로우 시키는 단계를 포함하는 적층형 반도체 패키지 제조방법을 제공한다.

상기 본 발명의 구성 및 방법에 대하여 첨부한 도면을 참조하면서 보다 상세하게 설명한다. 참고로 본 발명의 구성 및 방법을 설명함에 앞서 설명의 중복을 피하기 위하여 종래 기술과 일치하는 부분에 대해서는 종래 도면부호를 그대로 인용하기로 한다.

도 4 는 본 발명에 의한 적층형 반도체 패키지의 바람직한 일실시예를 도시한 단면도이다.

본 발명에 관련된 개별 유닛패키지의 구성을 간략히 설명하면 다음과 같다.

상기 유닛패키지(1)(2)는 대략 표면 및 내부에 박막의 회로라인이 형성되어 있는 서브스트레이트(11)(21)와; 상기 서브스트레이트(11)(21)의 중앙부에 위치하는 반도체 칩(12)(22)과; 상기 반도체 칩(12)(22)의 표면에 형성된 본드패드(12a)(22a)와 서브스트레이트(11)(21)의 본드핑거(11a)(21a)간을 본딩접속시켜 전기신호를 입출력시키는 와이어(13)(23)와; 외부 충격에 민감한 반도체 칩(12)(22)과 본딩 와이어(13)(23)를 보호하기 위하여 봉지하는 봉지재(14)(24)와; 상기 반도체 칩(12)(22)의 신호를 전달받은 서브스트레이트(11)(21)에 부착되어 패키지가 외부기기에 실장되었을 시 전기신호를 교환하는 통로역할을 하는 솔더볼(15)(25)을 포함한 구성으로 이루어져 있다.

도 4 는 상기 유닛패키지(1)(2)가 2개 적층된 형태를 보여주고 있다.

본 발명에서 특징적인 것은 하측의 유닛패키지(1:이하 제1유닛패키지라 함)와 그 위에 적층된 상측의 유닛패키지(2:이하 제2유닛패키지라 함)사이에는 빈 틈새 없이 접착제가 도포되어 있는바, 상기 접착제가 리플로우 언더필 접착제(3:Reflowable Underfill Material)이다.

상기 리플로우 언더필 접착제(3)는 비전도성 물질로 형성된 열경화성 접착제이다. 리플로우 언더필 접착제(3)는 리플로우 공정을 거치면서 경화되는 특성을 가진 접착제이며 종래 일반적인 언더필 접착제와 달리 유동성이 거의 없는 페이스트 상태로 형성되어 있다.

상기 리플로우 언더필 접착제(3)는 비록 비전도성재이지만 솔더볼(15)(25)이 볼패드(11c)(21c)에 접착될 때에는 솔더볼(15)(25)과 볼패드(11c)(21c)의 결합을 방해하지 않고, 리플로우시 솔더볼(15)(25) 저면의 언더필 접착제(3)가 퍼지면서 솔더볼(15)(25)과 볼패드(11c)(21c)의 접촉이 이루어지고 리플로우가 진행될 수록 상기 결합력은 향상된다.

도 5 는 본 발명의 적층형 반도체 패키지를 제조하기 위한 방법의 한 단계로써 제1유닛패키지에 리플로우 언더필 접착제(3)를 도포하는 상태를 도시하였다.

제1유닛패키지(1)의 서브스트레이트(11) 저면 볼패드(11c)에는 솔더볼(15)이 부착되어 있으나, 상면의 볼패드(11c')에는 솔더볼이 부착되어 있지 않다. 상기 제1유닛패키지(1)의 서브스트레이트(11)의 상면에 본 발명에 관련된 리플로우 언더필 접착제(3)를 도포한다.

상기 리플로우 언더필 접착제(3)는 전술한 바와 같이 점도가 큰 페이스트형태로 이루어져 있어 잘 흐르지 않으며, 접착제의 두께를 두껍게 할 수 있다.

도 6 은 상기 리플로우 언더필 접착제(3)가 도포된 제1유닛패키지(1)위로 제2유닛패키지(2)를 위치시킨 상태를 도시한 것이다.

이때 상기 제2유닛패키지(2)의 솔더볼(25)이 제1유닛패키지(1)의 서브스트레이트(11) 상면에 형성된 볼패드(11c')에 대응하는 위치에 오도록 조정한다. 상기 상태에서 제2유닛패키지(2)의 솔더볼(25)이 제1유닛패키지(1)의 볼패드(11c')에 접촉되도록 누른 뒤 리플로우 공정을 실행하면 도 4에 도시된 바와 같이 적층된 반도 체 패키지를 얻을 수 있다.

상기와 같이 적층된 반도체 패키지를 제조하는 방법을 개략적으로 설명하면 다음과 같다.

먼저 유닛패키지(1)(2)를 제조한다. 상기 유닛패키지(1)(2)를 제조하기 위해서는, 서브스트레이트(11)(21)에 칩 부착용 커버테이프(도시생략)를 부착하고, 상기 커버테이프가 부착된 서브스트레이트(11)(21)의 중앙부 칩홀(11b)(21b)에 반도체 칩(12)(22)을 접착시킨다. 이때 상기 반도체 칩(12)(22)은 커버테이프의 접착면에 접착시킨다. 상기 접착된 반도체 칩(12)(22)의 본드패드(12a)(22a)와 서브스트레이트(11)(21)의 본드핑거(11a)(21a)간은 전도성이 높고, 직경이 매우 작은 와이어(13)(23)로 본딩접속시킨다. 이와 같이 본딩접속된 와이어(13)(23)와 반도체 칩(12)(22)은 외부충격에 약하고, 이물질이 삽입되면 안되므로 에폭시와 같은 봉지재(14)(24)로 봉지하여 고착화시킨다. 이후 서브트레이트(11)(21)면에 부착되었던 커버테이프를 제거한 다음 서브스트레이트(11)(21)의 일면에 솔더볼(15)(25)을 부착하여 상기 패키지의 칩 전기신호를 외부와 연통가능하도록 한다.

상기와 같은 과정에 의해 제조된 유닛패키지 중 정상적으로 작동하는 양품을 선별하여 서로 수직으로 적층하기 위해서는 선별된 제1유닛패키지(1)의 서브스트레이트(11)면 중 솔더볼(15)이 부착되지 않은 면 위에 본 발명에 관련된 리플로우 언더필 접착제(3)를 도포한다.

상기 리플로우 언더필 접착제(3)가 도포된 제1유닛패키지(1) 위로 제2유닛패키지(2)를 적층하는바, 제2유닛패키지(2)의 솔더볼(25)과 제1유닛패키지(1)의 볼패 드(11c')가 정확히 정렬되도록 한 후 솔더볼(25)과 볼패드(11c')가 접촉될 만큼 힘을 가한다.

상기와 같이 적층된 반도체 패키지를 리플로우 챔버 내에서 일정시간 리플로우시켜 리플로우 언더필 접착제(3)를 경화시키고, 솔더볼(25)과 볼패드(11c')간의 접속력을 강화시킨다.

도 7 은 본 발명에 의해 적층된 반도체 패키지를 마더보드(100)와 같은 외부보드에 실장한 상태를 도시한 것이다.

상기와 같이 적층된 반도체 패키지를 마더보드(100)에 실장할때도 마찬가지로 마더보드(100)위에 리플로우 언더필 접착제(3)를 도포한 뒤 적층된 반도체 패키지를 접착하고, 리플로우 공정을 행하여 완전하게 반도체 패키지가 마더보드(100)상에 실장되도록 하고 있다.

위와 같이 마더보드(100)에 실장할 경우 리플로우 언더필 접착제(3)에 의해 마더보드(100)와의 접착력이 더욱 증가할 뿐 아니라 패키지와 마더보드 사이의 공간을 메워 이물질이 삽입되는 것을 방지해준다.

도 8 은 본 발명에 의한 적층형 반도체 패키지의 다른 실시예로써, 솔더볼의 방향을 바꾸어 부착시킨 후 적층하여도 가능함을 보여주고 있다.

본 발명의 실시예들은 본 발명의 기술적사상을 구체적으로 표현하기 위한 일례에 불과하며, 본 발명의 기술적사상을 벗어나지 않는 범주내에서 구성요소의 위치, 형태 및 재질등을 다양하게 변경적용할 수 있음은 자명하다.

첫째, 종래 유닛패키지간의 워피지 차이로 인해 적층결합이 분리되는 문제점이 있었으나 본 발명에서는 리플로우 언더필 접착제가 솔더볼 전체를 포함하여 결합력을 증대시키고 있으므로 워피지가 감소하고, 솔더볼과 볼패드가 분리될 가능성을 최소화할 수 있다.

뿐만 아니라 마더보드에 적층된 반도체 패키지를 실장할 때도 본 발명의 리플로우 언더필 접착제를 사용하므로 패키지의 접착력과 전기접속력이 더욱 강화된다.

둘째, 종래 패키지를 적층할 때 사용되던 플럭스나 솔더 페이스트를 사용하지 않아도 된다.

셋째, 리플로우 언더필 접착제가 솔더볼을 전체적으로 감싸 외부와 차단시켜 주므로 솔더볼을 외부의 열적, 기계적 충격으로부터 보호해줄 수 있다.

넷째, 적층된 유닛패키지 사이, 또는 패키지와 마더보드간 사이에 언더필 접착제가 충진되므로 패키지에서 발생되는 열을 외부에 효과적으로 방출할 수 있게 된다.

Claims (4)

1. 서브스트레이트, 상기 서브스트레이트의 중앙에 위치하는 반도체 칩, 상기 반도체 칩과 서브스트레이트간 전기접속을 위하여 본딩된 와이어, 상기 반도체 칩과 와이어를 보호하기 위하여 몰딩시키는 봉지재, 상기 반도체 칩의 전기신호가 외부와 연통되도록 서브스트레이트의 일면에 부착되는 솔더볼을 포함하여 이루어지는 제1유닛패키지와;

   상기 제1유닛패키지와 동일한 구성을 갖는 제2유닛패키지를 포함하고;

   상기 제1유닛패키지 위에 제2유닛패키지가 적층되어 있되, 상기 제1유닛패키지와 제2유닛패키지 사이에는 비도전성인 리플로우 언더필 접착제가 개재된 것을 특징으로 하는 적층형 반도체 패키지
2. 삭제
3. 제 3 항에 있어서,

   상기 리플로우 언더필 접착제는 열경화성 접착제로써, 페이스트형태인 것을 특징으로 하는 적층형 반도체 패키지
4. 서브스트레이트에 커버테이프를 부착하고, 반도체 칩을 위치시킨 후 상기 반도체 칩과 서브스트레이트간에 와이어로 본딩접속시킨 후 상기 반도체 칩과 와이어를 봉지하고, 커버테이프를 제거한 다음, 솔더볼을 부착한 유닛패키지를 제조하는 단계와;

   상기 제조된 유닛패키지 중 선택된 제1유닛패키지에 리플로우 언더필 접착제를 도포하는 단계와;

   상기 제1유닛패키지의 서브스트레이트면에 형성된 솔더볼 접착부에, 선택된 제2유닛패키지의 솔더볼이 위치하도록 한 후 제1유닛패키지 위에 제2유닛패키지를 적층하는 단계와;

   상기 리플로우 언더필 접착제를 일정시간 리플로우 시키는 단계를 포함하는 제1항의 적층형 반도체 패키지 제조방법

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