TWI409932B - 具凹槽之封裝結構及其製造方法 - Google Patents

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Description

具凹槽之封裝結構及其製造方法
本發明是有關於一種半導體封裝結構及製造方法，特別是有關於一種具多晶片之堆疊式封裝結構及製造方法。
近年來，隨著電子元件之積集化及輕量化的趨勢，積體電路封裝技術亦朝向微型化及高密度化發展。因此，球格陣列式封裝(Ball Grid Array,BGA)、晶片尺寸封裝(Chip -Scale Package,CSP)、覆晶封裝(Flip Chip Package,F/C Package)與多晶片模組(Multi-Chip Module,MCM)等，各種高密度的積體電路封裝技術隨之應運而生。
請參考第1圖，其繪示習知技術中封裝結構的剖面示意圖。封裝結構10包含一基板20、一第一晶片30、一第一黏合層60、一第二晶片32、一第二黏合層62及一封膠70。第一晶片30藉由第一黏合層60貼合於基板20上，且其銲墊40透過數個銲線50電性連接基板20之銲墊44。
第二晶片32藉由第二黏合層62貼合於第一晶片30上，且其銲墊42透過數個銲線52電性連接基板20之銲墊46。封膠70覆蓋第一晶片30、第二晶片32、基板20、此些銲線50及此些銲線52等，用以保護第一晶片30與第二晶片32等免於受損及受潮。
然而，第一晶片30與第二晶片32互相堆疊的高度較高，使得整個封裝結構10的體積較大。
有鑑於此，需要一種具創新性與進步性的封裝結構，以解決上述之問題。
本發明之目的，係提供一種具凹槽之封裝結構及其製造方法，將第二晶片容置於第一晶片的凹槽之中，或設置於凹槽之底部或內壁，可有效降低兩晶片互相堆疊的高度，並縮小封裝結構的體積。
本發明提供一種具凹槽之封裝結構，其包含一基板、一第一晶片及一第二晶片。基板具有至少一第一貫穿孔，第一貫穿孔貫穿基板。第一晶片位於基板上，並具有一凹槽、相對之一第一面及一第二面。第一面電性連接基板，第二面面向基板。凹槽位於第二面，並連通第一貫穿孔。第二晶片容置於凹槽中，並電性連接基板。
本發明提供一種封裝結構之製造方法，其包含：提供一基板，其具有至少一第一貫穿孔，第一貫穿孔貫穿基板。提供一第一晶片，其具有一凹槽、相對之一第一面及一第二面，凹槽形成於第二面。設置一第二晶片於基板上，並電性連接第二晶片與基板。以第二面面向基板，將第一晶片設置於基板上，使第二晶片容置於凹槽中，並使第一貫穿孔連通凹槽。電性連接第一晶片之第一面與基板。
請參考第2A圖及第2B圖，其分別繪示本發明具凹槽之封裝結構之第一實施例的剖面示意圖及底視示意圖。封裝結構100包含一基板110、一第一晶片120及一第二晶 片122。第一晶片120和第二晶片122均電性連接基板110。基板110具有至少一第一貫穿孔112及至少一第二貫穿孔114。第一貫穿孔112及第二貫穿孔114各自貫穿基板110，兩貫穿孔可作為封裝製程中注入封膠的管道，亦可作為排出氣體的管道。
第一晶片120位於基板110上，並具有相對之一第一面130及一第二面132。第一面130為一主動面並遠離基板110，第二面132為一背面並面向基板110。封裝結構100可包含一黏合層170，黏合層170設置於第二面132或基板110，用以貼合第一晶片120與基板110。
第一晶片120具有一凹槽140，凹槽140之一開口142位於第二面132。開口142對準且密合兩貫穿孔，使得凹槽140連通第一貫穿孔112及第二貫穿孔114。在第2B圖中，第一貫穿孔112及第二貫穿孔114共四個，其設置於基板110，並分別對齊凹槽140的四個角落。
第二晶片122容置於凹槽140中。具體來說，由於凹槽140之尺寸大於或等於第二晶片122之尺寸，使得第二晶片122可容置於第一晶片120之凹槽140中，而與第二晶片122電性連接的第三銲墊154亦位於凹槽140處。
第一晶片120及第二晶片122可以打線方式或覆晶方式電性連接基板110。第一晶片120之第一面130設有數個第一銲墊150，基板110設有數個第四銲墊156，此些第一銲墊150透過數個銲線160電性連接此些第四銲墊156。第二晶片122設有數個第二銲墊152，基板110設有數個第三銲墊154，此些第二銲墊152透過數個銲球162或數 個銲線(未繪示)電性連接此些第三銲墊154。
封裝結構100可包含一第一封膠180，其可覆蓋第一晶片120、此些銲線160及部分的基板110。在凹槽140中，除了第二晶片122之外的空間可填滿封膠或氣體。在本實施例中，凹槽140中填充一第二封膠182，第二封膠182可覆蓋第二晶片122、此些銲球162及部分的基板110。當欲於凹槽140中填入第二封膠182時，可將第二封膠182由第一貫穿孔112注入至凹槽140中。而原先存在凹槽140中的氣體，則可由第二貫穿孔114排出至基板110外。
請參考第3A圖及第3B圖，其繪示本發明第2A圖之封裝結構之製造方法的剖面示意圖。如第3A圖所示，先提供一基板110，並於基板110上形成至少一第一貫穿孔112與至少一第二貫穿孔114，第一貫穿孔112與第二貫穿孔114各自貫穿基板110。
接著，設置一第二晶片122於基板110上，並電性連接第二晶片122與基板110。第二晶片122設有數個第二銲墊152，基板110設有數個第三銲墊154，此些第二銲墊152透過數個銲球162或數個銲線(未繪示)電性連接此些第三銲墊154。
下一步，如第3B圖所示，提供一第一晶片120，其具有一凹槽140、相對之一第一面130及一第二面132。凹槽140之開口142位於第二面132，且凹槽140之尺寸大於或等於第二晶片122之尺寸。第一面130為一主動面並遠離基板110，第二面132為一背面並面向基板110。
再來，以第一晶片120的第二面132面向基板110， 將第一晶片120設置於基板110上，使第一晶片120貼合基板110，讓第二晶片122容置於第一晶片120之凹槽140中，並使第一貫穿孔112與第二貫穿孔114各自連通凹槽140。由於基板110之第三銲墊154均對齊第一晶片120之凹槽140而設置，使得第一晶片120位基板110上時，此些第三銲墊154皆位於凹槽140處。
另選地，可貼合第一晶片120和基板110。具體來說，可形成一黏合層170於基板110上，或第一晶片120的第二面132未設有凹槽140之處。藉由上述之步驟，將第一晶片120設置於基板110上時，黏合層170便可將第一晶片120與基板110互相貼合。
還有，電性連接第一晶片120與基板110。第一晶片120之第一面130設有數個第一銲墊150，基板110設有數個第四銲墊156，此些第一銲墊150透過數個銲線160電性連接此些第四銲墊156。藉此，電性連接第一晶片120之第一面130與基板110。
最後，如第2A圖所示，以一第一封膠180覆蓋第一晶片120、此些銲線160及部分的基板110。並且，由第一貫穿孔112注入一第二封膠182至凹槽140中，以覆蓋第二晶片122、此些銲球162及部分的基板110。同時，由第二貫穿孔114排出凹槽140中的氣體至基板110外。在第一封膠180及第二封膠182固化後，即可形成封裝結構100。
請參考第4圖，其繪示本發明具凹槽之封裝結構之第二實施例的剖面示意圖。封裝結構200包含一基板210、一第一晶片220及一第二晶片222。第一晶片220位於基 板210上，並具有一凹槽240、相對之一第一面230及一第二面232。凹槽240具有一開口242、一底部244及一內壁246，開口242位於第二面232。第一面230為一主動面並面向基板210，第二面232為一背面並遠離基板210。
第二晶片222設置於凹槽240之底部244或內壁246，並具有相對之一第三面234及一第四面236。第三面234為一主動面，第四面236為一背面並面向凹槽240之底部244。第二晶片222之第四面236小於或等於凹槽240之底部244，以便第二晶片222容置於凹槽240中，但第二晶片222之高度則不受限制，可大於或小於凹槽240之高度。
封裝結構200可包含一黏合層270，用以貼合第一晶片220與第二晶片222。黏合層270可設置於第二晶片222的第四面236、凹槽240之底部244或內壁246。當第二晶片222位於凹槽240時，黏合層270可將第二晶片222貼合於凹槽240之底部244或內壁246。
第一晶片220及第二晶片222可以覆晶方式或打線方式電性連接基板210。第一晶片220之第一面230設有數個第一銲墊250，基板210設有數個第三銲墊254，此些第一銲墊250透過數個銲球262電性連接此些第三銲墊254。第二晶片222之第三面234設有數個第二銲墊252，基板210設有數個第四銲墊256，此些第二銲墊252透過數個銲線260電性連接此些第四銲墊256。
封裝結構200可包含一封膠280，封膠280覆蓋基板210、第一晶片220、第二晶片222、凹槽240、此些銲線260及銲球262，用以保護第一晶片220及第二晶片222等。
請參考第5A圖及第5B圖，其繪示本發明第4圖之封裝結構之製造方法的剖面示意圖。如第5A圖所示，先提供一基板210及一第一晶片220。第一晶片220具有一凹槽240、相對之一第一面230及一第二面232。凹槽240具有一開口242、一底部244及一內壁246，開口242位於第二面232。第一面230為一主動面，並用以電性連接基板210，第二面232為一背面。
接著，以第一晶片220之第一面230面向基板210，將第一晶片220設置於基板210上，再電性連接第一晶片220的第一面230與基板210。第一晶片220之第一面230設有數個第一銲墊250，基板210設有數個第三銲墊254，此些第一銲墊250透過數個銲球262電性連接此些第三銲墊254。
下一步，如第5B圖所示，提供一第二晶片222，其具有相對之一第三面234及一第四面236。第二晶片222之第四面236小於或等於凹槽240之底部244，但第二晶片222之高度則不受限制，其可大於或小於凹槽240之高度。第三面234為一主動面，第四面236為一背面。
再來，以第四面236面向凹槽240，將第二晶片222設置於凹槽240之底部244或內壁246，並電性連接第二晶片222與基板210。第二晶片222之第三面234設有數個第二銲墊252，基板210設有數個第四銲墊256，此些第二銲墊252透過數個銲線260電性連接此些第四銲墊256。
另選地，可貼合第二晶片222和第一晶片220。具體來說，可形成一黏合層270於第二晶片222、凹槽240之 底部244或內壁246。當第二晶片222設置於凹槽240的底部244或內壁246時，黏合層270可使第二晶片222貼合第一晶片220。
最後，如第4圖所示，以一封膠280覆蓋第一晶片220、第二晶片222、此些銲線260、此些銲球262及基板210，用以保護第一晶片220及第二晶片222。在封膠280固化後，即可形成封裝結構200。
請參考第6圖，其繪示本發明具凹槽之封裝結構之第三實施例的剖面示意圖。封裝結構300包含一導線架310、一第一晶片320及一第二晶片322。導線架310具有一晶片座312及數個引腳314。
第一晶片320位於晶片座312上，並具有一凹槽340、相對之一第一面330及一第二面332。凹槽340具有一開口342、一底部344及一內壁346，開口342位於第二面332。第一面330為一主動面，並可面向或遠離導線架310，第二面332為一背面。第二晶片322設置於凹槽340中，並貼合凹槽340之底部344或內壁346。第二晶片322具有相對之一第三面334及一第四面336，第三面334為一主動面，第四面336為一背面並面向凹槽340之底部344。
封裝結構300可包含一第一黏合層370及一第二黏合層372。第一黏合層370設置於第一面330或晶片座312，用以貼合第一晶片320與晶片座312。第二黏合層372用以貼合第一晶片320與第二晶片322。具體來說，第二黏合層372可設置於第二晶片322之第四面336、凹槽340之底部344或內壁346，以將第二晶片322貼合至凹槽340 的底部344或內壁346。
第一晶片320及第二晶片322以覆晶方式或打線方式電性連接此些引腳314。第一晶片320之第一面330設有數個第一銲墊350，此些第一銲墊350透過數個銲球362或銲線(未繪示)電性連接此些引腳314。第二晶片322之第三面334設有數個第二銲墊352，此些第二銲墊352透過數個銲線360電性連接此些引腳314。
封裝結構300更包含一封膠380，封膠380覆蓋第一晶片320、第二晶片322、晶片座312、此些引腳314、凹槽340、此些銲線360及此些銲球362，並顯露每一引腳314之一表面316。表面316可作為封裝結構300連接外部裝置(如印刷電路板)的輸出入端。
請參考第7圖，其繪示本發明具凹槽之封裝結構之第四實施例的剖面示意圖。封裝結構400包含一導線架410、一第一晶片420及一第二晶片422。導線架410具有數個引腳412。
第一晶片420位於此些引腳412上，並具有一凹槽440、相對之一第一面430及一第二面432。凹槽440具有一開口442、一底部444及一內壁446，開口442位於第二面432。第一面430為一主動面，並可面向或遠離導線架410，第二面432為一背面。第二晶片422設置於凹槽440中，並貼合凹槽440之底部444或內壁446。第二晶片422具有相對之一第三面434及一第四面436，第三面434為一主動面，第四面436為一背面並面向凹槽440之底部444。
封裝結構400可包含一第一黏合層470及一第二黏合 層472。第一黏合層470設置於第一晶片420之第二面432或此些引腳412上，用以貼合第一晶片420與此些引腳412。第二黏合層472用以貼合第一晶片420與第二晶片422。具體來說，第二黏合層472可設置於第二晶片422之第四面436、凹槽440之底部444或內壁446，以將第二晶片422貼合至凹槽440之底部444或內壁446。
第一晶片420及第二晶片422以打線方式或覆晶方式電性連接此些引腳412。第一晶片420之第一面430設有數個第一銲墊450，此些第一銲墊450透過數個第一銲線460或銲球(未繪示)電性連接此些引腳412。第二晶片422之第三面434設有數個第二銲墊452，此些第二銲墊452透過數個第二銲線462或銲球(未繪示)電性連接此些引腳412。封裝結構400可包含一封膠480，封膠480覆蓋第一晶片420、第二晶片422、每一引腳412之一部分、凹槽440、此些第一銲線460及此些第二銲線462。
在導線架410中，每一引腳412亦可由內而外形成一內引腳414及一外引腳416。內引腳414密封於封膠480內，用以設置第一晶片420或第二晶片422，並電性連接第一晶片420及第二晶片422。外引腳416顯露於封膠480外，作為封裝結構400連接外部裝置(未繪示)的輸出入端。
請參考第8圖，其繪示本發明具凹槽之封裝結構之第五實施例的剖面示意圖。封裝結構500包含一導線架510、一第一晶片520、一第二晶片522、一第三晶片524及一第四晶片526。導線架510具有數個引腳511，每一引腳511具有一第一表面515及一第二表面516。
第一晶片520位於此些引腳511之第一表面515上，並具有一第一凹槽540、相對之一第一面530及一第二面532。第一凹槽540具有一第一開口542、一底部544及一內壁546，第一開口542位於第二面532。第一面530為一主動面，並可面向或遠離導線架510，第二面532為一背面。封裝結構500可包含一第一黏合層570，第一黏合層570設置於第一晶片520之第二面532或此些引腳511之第一表面515，用以貼合第一晶片520與此些引腳511。
第二晶片522設置於第一凹槽540中，並貼合底部544或內壁546。封裝結構500可包含一第二黏合層572，第二黏合層572設置於第二晶片522、第一凹槽540之底部544或內壁546，用以貼合第一晶片520與第二晶片522。
第三晶片524位於此些引腳511之第二表面516上，並具有一第二凹槽541、相對之一第三面534及一第四面536。第二凹槽541具有一第二開口543、一底部545及一內壁547，第二開口543位於第四面536。第三面534為一主動面，並面向或遠離導線架510，第四面536為一背面。
第四晶片526設置於第二凹槽541中，並貼合底部545或內壁547。封裝結構500可包含一第三黏合層574，第三黏合層574設置於第四晶片526、第二凹槽541之底部545或內壁547，用以貼合第三晶片524與第四晶片526。
第一晶片520、第二晶片522、第三晶片524及第四晶片526以打線或覆晶方式電性連接此些引腳511。第一晶片520之第一面530設有數個第一銲墊550，此些第一銲墊550透過數個第一銲線560或銲球(未繪示)電性連接引 腳511之第一表面515。第二晶片522設有數個第二銲墊552，此些第二銲墊552透過數個第一銲球564(或銲線)電性連接此些引腳511之第一表面515。第三晶片524之第三面534設有數個第三銲墊554，此些第三銲墊554透過數個第二銲球566(或銲線)電性連接此些引腳511之第二表面516。第四晶片526設有數個第四銲墊556，此些第四銲墊556透過數個第二銲線562(或銲球)連接此些引腳511。
封裝結構500可包含一封膠580，封膠580覆蓋第一晶片520至第四晶片526、每一引腳511之一部分、第一凹槽540、第二凹槽541、此些第一銲線560、此些第二銲線562、此些第一銲球564及此些第二銲球566。
在導線架510中，每一引腳511亦可由內而外形成一第一內引腳512、一第二內引腳513及一外引腳514。第一內引腳512密封於封膠580內，用以設置第一晶片520及第三晶片524。第二內引腳513密封於封膠580內，用以電性連接第一晶片520至第四晶片526其中至少一者。外引腳514顯露於封膠580外，作為封裝結構500連接外部裝置(未繪示)的輸出入端。
應瞭解到，本發明各實施例所述之基板可為一封裝基板、一陶瓷基板、一玻璃基板、一印刷電路板、一積層板、一疊層板、一載板或一承載件等。各個晶片可為任何種類或功能的晶片。各個凹槽可為一凹洞、一凹處、一凹坑、一間隙、一空隙、一窟窿、一容置空間或一三維空間等。各個銲墊可為一金屬墊、一鋁墊、一接墊、一接點、一接腳、一引指或一引腳等。各個銲線可為一金屬線、一金線、 一銅線、一連接線或一導線等。各個銲球可為一金屬球、一金球、一錫球、一凸塊、一導電體、一金屬塊、一接點、一導電元件或一連接元件等。各個黏合層可為一黏膠、一單面膠、一雙面膠、一彈性膠、一果凍膠、一散熱膠、一固定膠、一接合膠或一黏著材料等。各個封膠之材質可為一環氧樹脂、一矽膠、一熱固性塑膠、一聚醯胺類或一聚苯二甲基類等。
綜上所述，本發明所揭露之具凹槽之封裝結構及其製造方法，將第二晶片容置於第一晶片的凹槽之中，或設置於凹槽之底部或內壁，可有效降低兩晶片互相堆疊的高度，並縮小封裝結構的體積。
雖然本發明已以多個實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神及範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧封裝結構
132,232,332,432,532‧‧‧第二面
20‧‧‧基板
234,334,434,534‧‧‧第三面
30‧‧‧第一晶片
236,336,436,536‧‧‧第四面
32‧‧‧第二晶片
140,240,340,440‧‧‧凹槽
40,42,44,46‧‧‧銲墊
540‧‧‧第一凹槽
50,52‧‧‧銲線
541‧‧‧第二凹槽
60‧‧‧第一黏合層
142,242,342,442‧‧‧開口
62‧‧‧第二黏合層
542‧‧‧第一開口
70‧‧‧封膠
543‧‧‧第二開口
100,200,300,400,500‧‧‧封裝結構
244,344,444,544,545‧‧‧底部
110,210‧‧‧基板
246,346,446,546,547‧‧‧內壁
112‧‧‧第一貫穿孔
150,250,350,450,550‧‧‧第一銲墊
114‧‧‧第二貫穿孔
152,252,352,452,552‧‧‧第二銲墊
310,410,510‧‧‧導線架
154,254,554‧‧‧第三銲墊
312‧‧‧晶片座
156,256,556‧‧‧第四銲墊
314,412,511‧‧‧引腳
160,260,360‧‧‧銲線
414‧‧‧內引腳
460,560‧‧‧第一銲線
512‧‧‧第一內引腳
462,562‧‧‧第二銲線
513‧‧‧第二內引腳
162,262,362‧‧‧銲球
416,514‧‧‧外引腳
564‧‧‧第一銲球
316‧‧‧表面
566‧‧‧第二銲球
515‧‧‧第一表面
170,270‧‧‧黏合層
516‧‧‧第二表面
370,470,570‧‧‧第一黏合層
120,220,320,420,520‧‧‧第一晶片
372,472,572‧‧‧第二黏合層
122,222,322,422,522‧‧‧第二晶片
574‧‧‧第三黏合層
524‧‧‧第三晶片
180‧‧‧第一封膠
526‧‧‧第四晶片
182‧‧‧第二封膠
130,230,330,430,530‧‧‧第一面
280,380,480,580‧‧‧封膠
第1圖 係繪示習知技術中封裝結構的剖面示意圖。
第2A圖 係繪示本發明具凹槽之封裝結構之第一實施例的剖面示意圖。
第2B圖 係繪示本發明第2A圖具凹槽之封裝結構的底視示意圖。
第3A圖及第3B圖 係繪示本發明第2A圖之封裝結構之製造方法的剖面示意圖。
第4圖 係繪示本發明具凹槽之封裝結構之第二實施 例的剖面示意圖。
第5A圖及第5B圖 係繪示本發明第4圖之封裝結構之製造方法的剖面示意圖。
第6圖 係繪示本發明具凹槽之封裝結構之第三實施例的剖面示意圖。
第7圖 係其繪示本發明具凹槽之封裝結構之第四實施例的剖面示意圖。
第8圖 係其繪示本發明具凹槽之封裝結構之第五實施例的剖面示意圖。
100．．．封裝結構
110．．．基板
112．．．第一貫穿孔
114．．．第二貫穿孔
120．．．第一晶片
122．．．第二晶片
130．．．第一面
132．．．第二面
140．．．凹槽
142．．．開口
150．．．第一銲墊
152．．．第二銲墊
154．．．第三銲墊
156．．．第四銲墊
160．．．銲線
162．．．銲球
170．．．黏合層
180．．．第一封膠
182．．．第二封膠

Claims (11)

  1. 一種具凹槽之封裝結構，其包含：一基板，具有至少一第一貫穿孔，該第一貫穿孔貫穿該基板；一第一晶片，位於該基板上，並具有一凹槽、相對之一第一面及一第二面，該第一面電性連接該基板，該第二面面向該基板，該凹槽位於該第二面，並連通該第一貫穿孔；以及一第二晶片，容置於該凹槽中，並電性連接該基板。
  2. 如申請專利範圍第1項所述之具凹槽之封裝結構，其中該第一晶片透過複數個銲線電性連接該基板。
  3. 如申請專利範圍第1項所述之具凹槽之封裝結構，其中該基板具有複數個銲墊，該些銲墊位於該凹槽處，該第二晶片透過複數個銲球或複數個銲線電性連接該些銲墊。
  4. 如申請專利範圍第1項所述之具凹槽之封裝結構，更包含一黏合層，該黏合層設置於該第二面或該基板，用以貼合該第一晶片與該基板。
  5. 如申請專利範圍第1項所述之具凹槽之封裝結構，更包含一第一封膠，該第一封膠覆蓋該第一晶片。
  6. 如申請專利範圍第1項所述之具凹槽之封裝結構，更包含一第二封膠，該第二封膠由該第一貫穿孔注入至該凹槽中，並覆蓋該第二晶片。
  7. 如申請專利範圍第1項所述之具凹槽之封裝結構，其中該基板具有至少一第二貫穿孔，該第二貫穿孔貫穿該 基板並連通該凹槽，該凹槽中的氣體由該第二貫穿孔排出至該基板外。
  8. 一種封裝結構之製造方法，其包含：提供一基板，其具有至少一第一貫穿孔，該第一貫穿孔貫穿該基板；提供一第一晶片，其具有一凹槽、相對之一第一面及一第二面，該凹槽形成於該第二面；設置一第二晶片於該基板上，並電性連接該第二晶片與該基板；以該第二面面向該基板，將該第一晶片設置於該基板上，使該第二晶片容置於該凹槽中，並使該第一貫穿孔連通該凹槽；以及電性連接該第一晶片之該第一面與該基板。
  9. 如申請專利範圍第8項所述之封裝結構之製造方法，更包含：形成一黏合層於該第二面或該基板；以該黏合層貼合該第一晶片與該基板。
  10. 如申請專利範圍第8項所述之封裝結構之製造方法，更包含：以一封膠覆蓋該第一晶片。
  11. 如申請專利範圍第8項所述之封裝結構之製造方法，更包含：於該基板形成至少一第二貫穿孔，以貫穿該基板並連通該凹槽； 由該第一貫穿孔注入一封膠至該凹槽中，以覆蓋該第二晶片；以及由該第二貫穿孔排出該凹槽中的氣體至該基板外。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201340798A (zh) * 2012-03-16 2013-10-01 Chipmos Technologies Inc 多晶片封裝體
CN109761186A (zh) * 2018-12-29 2019-05-17 华进半导体封装先导技术研发中心有限公司 一种薄型三维集成封装方法及结构
CN109795976A (zh) * 2018-12-29 2019-05-24 华进半导体封装先导技术研发中心有限公司 超薄型三维集成封装方法及结构
US20230245993A1 (en) * 2022-02-03 2023-08-03 Ciena Corporation Enhanced Thermal Control of a Hybrid Chip Assembly

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW459361B (en) * 2000-07-17 2001-10-11 Siliconware Precision Industries Co Ltd Three-dimensional multiple stacked-die packaging structure
US20060292746A1 (en) * 2002-01-09 2006-12-28 Micron Technology, Inc. Stacked die in die BGA package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW459361B (en) * 2000-07-17 2001-10-11 Siliconware Precision Industries Co Ltd Three-dimensional multiple stacked-die packaging structure
US20060292746A1 (en) * 2002-01-09 2006-12-28 Micron Technology, Inc. Stacked die in die BGA package

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