KR20110124064A - 적층형 반도체 패키지 - Google Patents

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KR20110124064A
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semiconductor
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김현주
정진욱
황철규
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하나 마이크론(주)
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Abstract

적층형 반도체 패키지를 제공한다.
본 발명은, 적어도 하나의 접속패드를 구비하고 상부면에 일정깊이의 배치홈을 갖는 기판 ; 상기 배치홈에 탑재되어 상기 기판과 전기적으로 연결되는 적어도 하나의 내부칩 ; 상기 배치홈의 개방된 상부를 덮어 밀폐하면서 상기 내부칩을 외부환경으로부터 보호하도록 상기 기판의 상부면에 구비된 일정두께의 접착보호층상에 적어도 하나의 반도체칩이 탑재되는 외부칩 적층체 ; 및 상기 반도체칩의 본딩패드와 상기 기판의 접속패드를 전기적으로 연결하는 도전성와이어 ; 를 포함한다.

Description

적층형 반도체 패키지{Stack Type Semiconductor Package}
본 발명은 적층형 반도체 패키지에 관한 것으로, 더욱 상세히는 기판의 간단한 구조변경에 의하여 탑재공간을 확보하고, 공간활용도를 높여 패키지 제품의 크기 및 부피를 줄일 수 있고, 와이어 본딩시 사용되는 와이어 사용량 및 와이어본딩시 소요되는 작업시간을 줄일 수 있는 적층형 반도체 패키지에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 다양한 요구에 따라 전자기기는 더욱 더 소형화, 경량화, 고용량화 및 다기능화되고 있는 실정이며, 이러한 전자기에 채용되는 반도체 칩을 패키징하는 기술은 이러한 요구에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 것이다.
반도체 패키지의 사이즈가 반도체 칩(chip) 또는 다이(die) 사이즈의 약 110% 내지 120%에 불과한 칩 스케일 패키지(chipscale package) 및 반도체 소자의 데이터 용량 및 처리 속도를 향상시키기 위해서 복수 개의 반도체 칩들을 상호적층 시킨 적층형 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
복수개의 반도체 칩들을 적층한 적층형 반도체 패키지의 경우, 적층된 반도체 칩들의 본딩패드 및 기판의 접속패드를 도전성 와이어로 연결하는 고도의 기술이 요구된다.
이에 따라, 보다 많은 반도체 칩들을 제한된 공간에서 적층하여 데이터 용량 및 처리 속도를 향상시기 위해서 반도체 칩의 두께는 점차 얇아지고 있으며, 이 결과 최근 반도체 칩은 50㎛ 내지 100㎛에 불과한 두께를 갖는다.
도 5는 종래기술에 따른 적층형 반도체 패키지를 도시한 구성도로서, 종래의 적층형 반도체 패키지(1)는 기판(10)상에 복수개의 반도체 칩(21)을 계단형으로 경사지게 다단으로 적층하여 본딩패드(22)가 칩상단 일측에 외부노출되는 칩적층체(20)를 구비하고, 상기 칩적층체(20)의 각 반도체칩(21)에 구비되는 각각의 본딩패드(22)는 상기 기판(10)의 상부면에 구비된 접속패드(12)와 복수개의 도전성 와이어(23)를 매개로 하여 와이어본딩되는 한편, 상기 기판(10)상에 수지재로 성형되는 몰딩부(50)를 구비한다.
도 5에서 미설명 부호 14는 기판 하부면에 구비되는 솔더볼이다.
그러나, 상기 칩적층체(20)에 근접하여 콘트롤러와 같은 전자부품(40)을 탑재하고자 경우, 상기 반도체칩(21)과 접속패드(12)사이를 와이어본딩하는 도전성 와이어의 본딩영역에 의해서 전자부품의 탑재영역이 기판의 외측에 배치되어야만 하기 때문에 패키지의 크기 및 부피를 줄여 소형화 설계하는데 한계가 있었다.
그리고, 각각의 본딩패드(22)와 접속패드(12)사이를 복수개의 도전성 와이어(23)를 매개로 개별적으로 와이어본딩해야만 하기 때문에 와이어 사용량 및 본딩작업시간이 과다하게 소요되어 제조원가를 상승시키는 요인으로 작용할 뿐만 아니라 몰딩시 와이어본딩된 도전성 와이어의 휩쓸림(sweeping)에 기인하는 루프(loop)간 쇼트에 의하여 제품불량을 초래하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 그 목적은 기판의 간단한 구조변경에 의하여 탑재공간을 확보하고, 공간활용도를 높여 패키지 제품의 크기 및 부피를 줄일 수 있고, 와이어 본딩시 사용되는 와이어 사용량 및 와이어본딩시 소요되는 작업시간을 줄일 수 있는 적층형 반도체 패키지를 제공하고자 한다.
상기 목적을 달성하기 위한 구체적인 수단으로서 본 발명은, 적어도 하나의 접속패드를 구비하고 상부면에 일정깊이의 배치홈을 갖는 기판 ; 상기 배치홈에 탑재되어 상기 기판과 전기적으로 연결되는 적어도 하나의 내부칩 ; 상기 배치홈의 개방된 상부를 덮어 밀폐하면서 상기 내부칩을 외부환경으로부터 보호하도록 상기 기판의 상부면에 구비된 일정두께의 접착보호층상에 적어도 하나의 반도체칩이 탑재되는 외부칩 적층체 ; 및 상기 반도체칩의 본딩패드와 상기 기판의 접속패드를 전기적으로 연결하는 도전성와이어 ; 를 포함하는 적층형 반도체 패키지를 제공한다.
바람직하게, 상기 배치홈은 상기 내부칩이 탑재된 후 빈공간에 채워지는 에폭시 또는 필름을 구비하거나 상기 내부칩이 탑재된 후 빈공간에 상기 접착보호층에 의해서 채워진다.
바람직하게, 상기 내부칩은 상기 배치홈의 바닥면이나 기판의 상부면에 형성된 접속패드와 내부 도전성 와이어를 매개로 와이어본딩되거나 상기 배치홈의 바닥면에 플립본딩된다.
바람직하게, 상기 외부칩 적층체는 복수개의 반도체칩이 계단형태로 일측으로 경사지게 다단적층되는 캐스캐이드형 적층구조로 구비되거나 복수개의 반도체칩이 좌우양측으로 교대로 돌출되도록 다단 적층되는 돌출형 적층구조로 구비된다.
바람직하게, 상기 도전성 와이어는 상기 기판의 접속패드와 복수개의 반도체칩사이를 동시에 와이어본딩하는 단일 와이어로 이루어진다.
바람직하게, 상기 도전성 와이어는 기판의 접속패드와 복수개의 반도체칩사이를 개별적으로 와이어본딩하는 복수개의 와이어로 이루어진다.
바람직하게, 상기 기판은 일정크기의 개구부를 관통형성하고, 상기 도전성 와이어는 상기 개구부를 통해 외부노출되는 본딩패드와 상기 기판의 하부면에 형성된 접속패드와의 사이를 와이어본딩한다.
바람직하게, 상기 기판은 상기 외부칩 적층체 및 도전성 와이어를 외부환경으로부터 보호하는 몰딩부를 포함한다.
본 발명에 의하면, 기판의 상부면에 함몰형성된 배치홈에 내부칩을 탑재하고, 배치홈의 개방된 상부를 덮어 밀폐하면서 내부칩을 보호하는 접착보호층상에 반도체칩이 탑재되는 외부칩 적층체를 구비하고, 반도체칩의 본딩패드와 기판의 접속패드를 도전성와이어를 매개로 와이어 본딩하여 패키지를 제조함으로써, 콘트롤러와 같은 전자부품을 기판의 간단한 구조변경에 의하여 형성되는 배치홈에 배치하여 외부칩 적층체와 기판사이에 구비할 수 있기 때문에 패키지의 제한된 탑재공간을 최대한 활용하여 패키지 제품의 크기 및 부피를 줄일 수 있는 효과가 얻어진다.
또한, 복수개의 반도체칩과 기판간의 와이어본딩을 하나의 단일 와이어부재에 의해서 와이어본딩처리함으로써 와이어본딩시 소요되는 와이어 사용량을 줄이고, 와이본딩시 소요되는 작업시간을 줄여 제조원가를 절감하고, 가격경쟁력을 높일 수 있는 한편, 와이어본딩된 후 형성되는 와이어 루프간의 접촉에 의한 쇼트사고를 미연방지할 수 있다.
그리고, 기판에 관통형성된 개구부를 통하여 기판의 하부로부터 진입되는 도전성 와이어를 매개로 하여 반도체칩과 기판을 와이어본딩함으로써 와이어 본딩시 발생하는 외력에 의하여 칩 유동을 최소화할 수 있어 칩간의 접착부위에서의 크랙을 방지하여 제품의 신뢰성 및 품질을 높일 수 있다.
도 1은 본 발명의 제1실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 제2실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 제3실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 제4실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 5는 종래기술에 따른 적층형 반도체 패키지를 도시한 단면도이다.
본 발명의 바람직한 실시예에 대해서 첨부된 도면을 따라 더욱 상세히 설명한다.
본 발명의 제1실시예에 따른 적층형 반도체 패키지(100)는 도 1에 도시한 바와 같이, 기판(110), 내부칩(120), 외부칩 적층체(130) 및 도전성 와이어(140)를 포함한다.
상기 기판(110)은 상기 도전성 와이어(140)의 단부와 와이어본딩되는 접속패드(111)를 상부면에 형성하고, 하부면에는 솔더볼(115)이 형성되도록 볼랜드와 같은 외부단자(112)를 구비한다.
이에 따라, 상기 기판(110)은 외부단자(112)상에 도포되는 솔더볼(115)을 매개로 메인기판상에 탑재할 수 있다.
상기 접속패드(111)가 형성되는 기판(110)의 상부면에는 상기 내부칩(120)을 탑재하여 배치할 수 있도록 일정깊이의 배치홈(113)을 함몰형성하는바, 이러한 배치홈(113)은 상기 기판(110)의 상부면에 일정두께 25 내지 35㎛로 형성되는 솔더레지스트층을 일정두께 20 내지 25㎛ 식각하여 제거함으로써 형성할 수 있다.
이러한 기판(110)은 상부면에 패턴회로가 인쇄되고, 하부면에 미도시된 메인기판과의 전기적인 연결을 위해서 볼랜드상에 도포되는 솔더볼(115)을 각각 구비하여 이를 매개로 메인기판상에 탑재할 수 있는 인쇄회로기판으로 구비될 수 있다.
상기 내부칩(120)은 상기 배치홈(113)의 바닥면에 접착층(125)을 매개로 다이 어태칭되어 상기 기판(110)과 전기적으로 연결되도록 탑재되는 콘트롤러와 같은 전자부품으로 구성된다.
이러한 내부칩(120)은 상기 배치홈(113)의 바닥면이나 기판(110)의 상부면에 형성된 접속패드와 내부 도전성 와이어(123)를 매개로 와이어본딩되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 상기 배치홈(113)의 바닥면에 플립본딩될 수도 있다.
상기 외부칩 적층체(130)는 상기 배치홈(113)의 개방된 상부를 덮어 밀폐하면서 상기 배치홈(113)에 탑재된 내부칩(120)과 더불어 내부 도전성 와이어(123)를 외부환경으로부터 보호하도록 상기 기판(110)의 상부면에 일정두께로 구비되는 접착보호층(135)을 매개로 상기 접착보호층(135)상에 탑재되는 적어도 하나의 반도체칩(131)를 포함한다.
이에 따라, 상기 내부칩(120)은 상기 기판(110)과 외부칩 적층체(130)사이에 배치됨으로써 콘트롤러와 같은 칩부품이 적층체의 외측에 배치되는 패키지에 비하여 크기를 줄여 패키지의 경박단소를 가능하게 한다.
여기서, 상기 접착보호층(135)은 상기 내부칩(120) 전체를 덮으면서 배치홈(113)에 채워지도록 성형되는 수지물이거나 상기 내부칩(120)을 덮으면서 배치홈(113)에 채워지도록 접착되는 일정두께의 접착필름으로 구비될 수 있다.
그리고, 상기 배치홈(113)은 상기 내부칩(120)이 탑재되어 내부 도전성 와이어를 매개로 와이어본딩된 다음 상기 내부칩(120)이 탑재된 후 형성되는 배치홈(113)의 빈공간을 에폭시와 같은 수지 충진재로서 빈틈없이 채우거나 상기 배치홈(113)에 내부칩(120)이 탑재된 후 상기 내부칩(120)과 배치홈(113)을 덮도록 기판상에 접착필름과 같은 접착보호층(135)에 의해서 채워질 수 있다.
한편, 상기 외부칩 적층체(130)는 접착보호층(135)상에 하나의 반도체칩이 적층되는 것으로 도시하였지만 이에 한정되는 것은 아니며 도 2와 도 3에 도시한 바와 같이, 복수개의 반도체칩(131)이 다양한 적층구조로 탑재될 수 있다.
즉, 상기 외부칩 적층체(130)는 도 2에 도시한 바와 같이, 상기 접착보호층(135)상에 다단으로 적층되는 복수개의 반도체칩(131)을 포함하며, 이러한 복수개의 반도체칩(131)은 계단형태로 도면상 좌측인 일측으로 경사지게 다단 적층되는 캐스캐이드형 적층구조로 구비될 수 있다.
이에 따라, 상기 복수개의 반도체칩(131)은 일정두께의 접착층(135)을 매개로 하여 계단형으로 다단 적층되면서 상단 일측으로 노출된 업페이스면을 통하여 도전성 와이어(140)와 본딩연결되는 본딩패드(132)를 외부노출시킨다.
또한, 상기 외부칩 적층체(130)는 도 4에 도시한 바와 같이, 상기 접착보호층(135)상에 다단으로 적층되는 복수개의 반도체칩(131)을 포함하며, 이러한 복수개의 반도체칩(131)은 한층씩 적층되면서 일측단과 타측단이 좌우 양측으로 교대로 돌출되도록 다단 적층되는 돌출형 적층구조로 구비될 수 있다.
이에 따라, 상기 반도체칩(131)은 일정두께의 접착층(135)을 매개로 하여 돌출형 적층구조로 적층되면서 좌우양측으로 번갈아 노출된 업페이스면을 통하여 도전성 와이어(140)와 와이어본딩되는 본딩패드(132)를 외부노출시킨다.
여기서, 상기 반도체칩(131)은 패키지가 적용되는 세트기기에 따라 SRAM, DRAM과 같은 메모리 칩, 디지탈집적회로칩, RF집적회로칩 및 베이스밴드칩중 어느 하나로 구비될 수 있다.
상기 도전성 와이어(140)는 상기 외부칩 적층체(130)를 구성하는 반도체칩(131)을 기판(110)과 전기적으로 연결하도록 상기 반도체칩(131)의 상단 일측의 업페이스면에 외부노출되는 본딩패드(132)와 상기 기판(110)의 상부면에 형성된 접속패드(111)와의 사이에 본딩연결되는 일정길이의 와어이부재로 이루어진다.
한편, 상기 외부칩 적층체(130)를 구성하는 복수개의 반도체칩(131)이 캐스캐이드형 적층구조로 적층되는 경우, 상기 도전성 와이어(140)는 상기 적층체를 구성하는 복수개의 반도체칩(131) 중 최상층의 반도체칩의 본딩패드에 일단이 와이어본딩되고, 상기 기판(110)의 접속패드(111)에 타단이 와이어본딩된 다음, 전원인가시 열을 발생시키는 와이어본딩지그(180)에 의해서 길이중간이 아래층의 반도체칩의 본딩패드에 연속하여 와이어본딩되는 단일 와이어부재로 이루어질 수 있다.
이러한 경우, 상기 기판(110)과 반도체칩(131)사이를 와이어본딩하는 도전성 와이어의 루프높이를 낮추어 패키지의 전체높이를 줄여 소형화 설계를 가능하게 함은 물른 와이어사용량 및 와이어본딩 공정을 줄일 수 있는 것이다.
또한, 상기 접속패드(111)와 와이어본딩되는 도전성 와이어(140)는 상기 제외부칩 적층체(130)를 구성하는 복수개의 반도체칩(131)의 각 본딩패드(132)에 일단이 와이어본딩된 다음 상기 기판(110)의 접속패드(111)에 타단이 와이어본딩되는 복수개의 와이어부재로 이루어질 수 있다.
한편, 상기 기판(110)은 도 4에 도시한 바와 같이, 상기 외부칩 적층체(130)의 다운페이스면을 외부노출시킬 수 있도록 일정크기의 개구부(116)를 관통형성한다.
캐스캐이드형 적층구조로 다단 적층된 외부칩 적층체(130)의 반도체칩(131)은 상기 기판(110)에 관통형성되는 개구부(116)을 통하여 하부면 일측에 본딩패드(132)가 외부노출됨에 따라, 외부노출되는 본딩패드(132)에 일단이 와이어본딩되는 도전성 와이어(140)의 타단은 상기 기판(110)의 하부면에 형성된 접속패드(112a)와 와이어본딩되어 상기 기판과 반도체칩을 전기적으로 연결한다.
여기서, 상기 개구부(116)는 본딩패드(132)를 외부노출시키는 반도체칩(121)의 다운페이스면 전체영역과 대응하는 기판에 일정크기로 관통형성되는 것이 바람직하다.
한편, 상기 기판(110)에는 외부칩 적층체(130)와 더불어 도전성 와이어(140)를 외부의 물리적 손상 및 부식과 같은 외부환경으로부터 보호할 수 있도록 에폭시 성형 수지(Epoxy Molding Compound)와 같은 수지봉지재를 이용하여 감싸는 몰드부(150)를 구비함으로써 하나의 패키지형태를 구성한다.
본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있음을 밝혀두고자 한다.
110 : 기판 111 : 접속패드
112 : 외부단자 113 : 배치홈
115 : 솔더볼 116 : 개구부
120 : 내부칩 125 : 접착층
130 : 외부칩 적층체 131 : 반도체칩
132 : 본딩패드 135 : 접착보호층
140 : 도전성 와이어 150 : 몰딩부

Claims (8)

  1. 적어도 하나의 접속패드를 구비하고 상부면에 일정깊이의 배치홈을 갖는 기판 ;
    상기 배치홈에 탑재되어 상기 기판과 전기적으로 연결되는 적어도 하나의 내부칩 ;
    상기 배치홈의 개방된 상부를 덮어 밀폐하면서 상기 내부칩을 외부환경으로부터 보호하도록 상기 기판의 상부면에 구비된 일정두께의 접착보호층상에 적어도 하나의 반도체칩이 탑재되는 외부칩 적층체 ; 및
    상기 반도체칩의 본딩패드와 상기 기판의 접속패드를 전기적으로 연결하는 도전성와이어 ; 를 포함하는 적층형 반도체 패키지.
  2. 제1항에 있어서,
    상기 배치홈은 상기 내부칩이 탑재된 후 빈공간에 채워지는 에폭시 또는 필름을 구비하거나, 상기 내부칩이 탑재된 후 빈공간에 상기 접착보호층층에 의해서 채워짐을 특징으로 하는 적층형 반도체 패키지.
  3. 제1항에 있어서,
    상기 내부칩은 상기 배치홈의 바닥면이나 기판의 상부면에 형성된 접속패드와 내부 도전성 와이어를 매개로 와이어본딩되거나 상기 배치홈의 바닥면에 플립본딩됨을 특징으로 하는 적층형 반도체 패키지.
  4. 제1항에 있어서,
    상기 외부칩 적층체는 복수개의 반도체칩이 계단형태로 일측으로 경사지게 다단적층되는 캐스캐이드형 적층구조로 구비되거나 복수개의 반도체칩이 좌우양측으로 교대로 돌출되도록 다단 적층되는 돌출형 적층구조로 구비됨을 특징으로 하는 적층형 반도체 패키지.
  5. 제1항에 있어서,
    상기 도전성 와이어는 상기 기판의 접속패드와 복수개의 반도체칩사이를 동시에 와이어본딩하는 단일 와이어로 이루어짐을 특징으로 하는 적층형 반도체 패키지.
  6. 제1항에 있어서,
    상기 도전성 와이어는 기판의 접속패드와 복수개의 반도체칩사이를 개별적으로 와이어본딩하는 복수개의 와이어로 이루어짐을 특징으로 하는 적층형 반도체 패키지.
  7. 제1항에 있어서,
    상기 기판은 일정크기의 개구부를 관통형성하고, 상기 도전성 와이어는 상기 개구부를 통해 외부노출되는 본딩패드와 상기 기판의 하부면에 형성된 접속패드와의 사이를 와이어본딩함을 특징으로 하는 적층형 반도체 패키지.
  8. 제1항에 있어서,
    상기 기판은 상기 외부칩 적층체 및 도전성 와이어를 외부환경으로부터 보호하는 몰딩부를 포함함을 특징으로 하는 적층형 반도체 패키지.
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