KR20100071522A - 패키지 온 패키지 타입의 고용량 다기능 멀티 칩 패키지 구조 - Google Patents

패키지 온 패키지 타입의 고용량 다기능 멀티 칩 패키지 구조 Download PDF

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Abstract

동영상, 사진 혹은 음악 파일 등 각종 정보를 저장할 수 있는 고용량의 메모리 패키지 상에 고속 영상처리 기능 혹은 통신 기능 기타 멀티 기능을 수행하는 멀티 칩 패키지를 탑재함으로써, 고용량 다기능 멀티 칩 패키지 구조를 실현한다. 특히, 고용량 메모리 패키지는 모바일 기기의 대용량 저장장치에 상당히 유리하다. 다만, 반도체 칩 디바이스를 8단 혹은 그 이상의 높이로 칩 스택을 형성함에 따라 조립 및 테스트 공정에서 발생하는 수율 저하의 한계를 해결해야 한다. 이를 위하여, 메모리 패키지를 한 쌍의 패키지로 나누고, 패키지 스택을 형성한다. 이때, 한 쌍의 패키지를 물리적으로 연결하기 위하여, 몰딩부재를 대향되게 설치하고, 접착부재를 이용하여 고정한다. 또한, 한 쌍의 패키지를 전기적으로 연결하기 위하여, 일방 패키지의 기판은 밴딩가능한 연성회로기판을 이용하고, 이를 타방 패키지의 양측으로 연결하며, 타방 패키지의 솔더 볼을 일방 패키지의 볼 랜드에 열압착하여 접합한다.
멀티 칩 패키지, 칩 스택, 패키지 스택, 연성회로기판, 솔더 볼

Description

패키지 온 패키지 타입의 고용량 다기능 멀티 칩 패키지 구조 {High-density and multifunctional PoP-type multi chip package architecture}
본 발명은 고용량 메모리 패키지에 다기능 멀티 칩 패키지를 탑재한 패키지 온 패키지 타입의 고밀도 고용량 다기능 멀티 칩 패키지 구조에 관한 것으로서, 특히 동영상, 사진 혹은 음악 파일 기타 각종 정보를 저장할 수 있는 고용량의 메모리 패키지와, 고속 영상처리 기능이나 통신 기능 기타 멀티 기능을 수행하는 멀티 칩 패키지를 조합함으로써, 전자기기의 소형화와 제품의 다기능을 충족하는 멀티 칩 패키지 구조에 관한 것이다.
통상, 패키지 적층 기술은 하나의 반도체 칩을 포함하는 단위 반도체 칩 패키지를 복수개 적층하고, 하나의 적층 패키지로 구현함으로써, 동일 실장 면적에 용량을 증가시킬 수 있는 기술이다. 이러한 패키지 적층 기술은 복수의 반도체 칩을 적층하여 하나의 반도체 칩 패키지로 구현하는 칩 적층 기술과 구별된다. 칩 적층 기술이 적용된 대표적인 패키지 형태가 멀티 칩 패키지(Multi Chip Package; MCP)이다.
그러나, 최근 전자제품의 기능이 증가하고 크기가 소형화됨에 따라 단위 체 적당 더 많은 반도체의 실장이 요구되고 있다. 따라서, 단순한 칩 적층 기술 혹은 패키지 적층 기술만으로는 최근 전자 휴대기기의 소형화 및 모바일 제품의 다양한 기능을 만족시킬 수 없다.
따라서, 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로 본 발명의 목적은, 전자기기의 대용량화와 실장면적의 최소화를 동시에 구현할 수 있는 고밀도 멀티 칩 패키지 구조를 제공하는 것이다.
본 발명의 다른 목적은, 동일 실장면적에서 용량을 증가시킬 수 있는 칩 온 칩 형태의 고용량 칩 스택 구조를 제공하는 것이다.
본 발명의 또 다른 목적은, 제품의 고성능화와 다기능화를 실현할 수 있는 패키지 온 패키지 형태의 다기능 패키지 스택 구조를 제공하는 것이다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 다수의 저용량 반도체 칩을 상하로 적층하여 칩 온 칩(Chip on Chip) 형태로 구성되는 고용량의 칩 스택(Chip Stack) 및 기능을 달리하는 이종 칩 스택을 상하로 적층하여 패키지 온 패키지(Package on Package) 형태로 구성되고, 상기 이종 칩 스택은, 낸드 플래시 혹은 노어 플래시의 저장용 고용량 메모리 반도체 칩 스택과, 다기능 메모리 반도체 칩 스택을 포함한다.
상기 고용량 메모리 반도체 칩 스택은, 한 쌍의 제1패키지와 제2패키지에 의하여 균분하여 실장되고, 상기 제1패키지와 상기 제2패키지는, 상기 반도체 칩이 장착되는 기판과, 상기 반도체 칩과 기판을 전기적으로 연결하는 도전부재 및 상기 기판 상에 반도체 칩을 밀봉하는 보호부재를 포함하고, 상기 균분된 제1패키지와 제2패키지는 상기 보호부재가 마주보도록 설치되고, 접착부재에 의하여 보호부재가 상호 고정된다.
상기 제1패키지와 상기 제2패키지를 전기적으로 연결하기 위하여, 상기 제1패키지의 기판은, 회로 배선이 형성되고, 밴딩이 가능한 연성회로기판이 사용되며, 상기 기판은 밴딩될 때 상기 제2패키지의 기판 양측과 접촉할 수 있도록, 제1패키지의 기판은, 양측으로 연장되는 연결부를 더 구비한다.
상기 제2패키지의 기판은, 배면 가장자리에 제2솔더 볼이 형성되고, 배면 중앙에 제2볼 랜드가 형성되며, 상기 제1패키지의 기판은, 상면 가장자리에 상기 제2솔더 볼과 접촉하는 제1볼 랜드가 구비되고, 배면 중앙에 외부 패키지와 접촉하는 제1솔더 볼이 형성되며, 상기 제2솔더 볼과 제1볼 랜드의 전기적 접속에 의하여 제1패키지와 제2패키지는 한 개의 패키지와 동일한 메모리 기능을 수행한다.
상기 다기능 메모리 반도체 칩 스택은, 각 반도체 칩이 인쇄회로기판과 와이어 본딩에 의하여 전기적으로 상호 연결되고, 보호부재에 의하여 몰딩되며, 기판의 하부에 외부 단자 기능을 수행하는 제3솔더 볼이 형성됨으로써 제2패키지의 제2볼 랜드와 전기적으로 연결된다.
상기 다기능 메모리 반도체 칩 스택은, 상기 솔더 볼이 상기 반도체 칩 혹은 보호부재의 면적과 일치하도록 배치될 수 있는 팬 인(Fan-in) 형태를 취할 수 있다.
본 발명의 다른 특징에 의하면, 본 발명은 본래 패키지 메모리 용량에서 소정 비율로 분할되고, 적층되는 제1반도체 칩과, 상기 제1반도체 칩이 장착되는 제1 기판과, 상기 제1기판 상에 몰딩되는 제1보호부재와, 상기 메모리 용량에서 나머지 비율로 분할되고, 적층되는 제2반도체 칩과, 상기 제2반도체 칩이 장착되고, 양측으로 연장됨으로써, 제1기판과 전기적으로 연결되는 제2기판과, 상기 제2기판 상에 몰딩되고, 상기 제1보호부재와 대향되는 제2보호부재 및 상기 제1보호부재와 제2보호부재를 고정하는 접착부재를 포함한다.
상기 제2기판은, 밴딩가능한 연성회로기판으로 구성되고, 상기 제2보호부재와 제1보호부재의 측면을 경유하도록 밴딩됨으로써, 제1기판과 접촉하고, 상기 제1기판은, 상기 제2기판과 접촉되는 배면에 솔더 볼 혹은 볼 랜드가 형성되고, 상기 제2기판은, 양측으로 연장되고 제1솔더 볼 혹은 볼 랜드와 대응되는 상면에 볼 랜드 혹은 솔더 볼이 형성된다.
위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.
첫째, 동영상이나 음악 파일 등 각종 정보를 저장할 수 있는 고용량의 메모리 패키지 상에 고속 영상처리 기능 혹은 통신 기능 기타 멀티 기능을 수행하는 멀티 칩 패키지를 탑재함으로써, 패키지 온 패키지 형태의 패키지 스택 구조를 실현할 수 있고, 전자기기의 고성능화와 다기능화의 작용효과를 기대할 수 있다.
둘째, 반도체 칩 디바이스를 8단, 16단 혹은 32단의 높이로 칩 스택을 형성함으로써, 동일 실장 면적에서 고용량의 메모리 칩을 구현할 수 있고, 전자기기의 대용량 저장장치화의 작용효과를 기대할 수 있다.
셋째, 메모리 패키지를 한 쌍의 패키지로 구분하고, 상하 패키지 스택을 형성함으로써, 조립 및 테스트 공정에서 수율을 증진시키는 작용효과가 기대되고, 이때 마주보는 몰딩부재를 대향되게 설치하고, 접착부재를 이용함으로써 한 쌍의 패키지를 물리적으로 고정하는 작용효과가 기대되며, 일방 패키지의 기판은 유연한 연성회로기판을 이용하고, 이를 연장하여 타방 패키지의 양측에 연결함으로써, 한 쌍 패키지를 전기적으로 연결하는 작용효과가 기대된다.
넷째, 멀티 기능을 수행하는 멀티 칩 패키지가 고용량의 메모리 패키지 상부에 형성됨으로써, 솔더 볼의 영역이 반도체 칩과 이를 보호하는 몰딩부재의 넓이보다 확장되어야 하는 팬 아웃 구조는 물론이고, 이와 일치하는 팬 인 구조를 모두 실현할 수 있는 작용효과가 기대된다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 패키지 온 패키지 타입의 고밀도 고용량 다기능 멀티 칩 패키지 구조의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
반도체 메모리는 처리 정보 용량의 대형화로 인하여 고밀도가 요구된다. 이에 따라 고밀도 메모리를 시스템에 적용하기 위한 여러 가지 방법들이 있을 수 있다. 그 중 하나는 고밀도 단일 칩이 내장된 패키지를 사용하는 방법에 관한 것이다. 다른 하나는 저밀도 패키지를 다수개 사용하는 방법에 관한 것이다. 여기서는 후자의 방법에 관하여 설명하기로 한다. 후자의 방법에 의하면, 다수개의 저밀도 패키지를 사용하게 되는 경우에 시스템의 실장 면적이 증가되어 제품 경쟁력이 저하되는 경향이 있다.
이와 같이 실장 면적을 최소화하기 위하여, 다수의 저밀도 칩을 하나의 패키지에 실장하는 멀티 칩 패키지(multi-chip package) 제조방법이 요구된다. 도 1은 메모리 반도체 칩이 8단 스택으로 적층된 구조를 나타낸 단면도이고, 도 2는 메모리 반도체 칩이 16단 스택으로 적층된 구조를 나타낸 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 상부의 고용량 메모리 패키지(100)는, PCB 기판(110) 상에 다수의 메모리 반도체 칩(120)이 칩 온 칩(Chip on Chip)에 의하여 상하로 적층(Stack) 되는 구조로 되어 있다. 상기 일실시예의 경우에는 동일 메모리의 반도체 칩의 경우을 설명하고 있으나, 메모리 패키지에 이종 메모리 반도체 칩이 적층(Stack)될 수 있음을 배제하지 않는다. 예컨대, 메모리는 DRAM 또는 SRAM 등의 휘발성 메모리, NAND 플래시 메모리 혹은 NOR 플래시 메모리 등의 비휘발성 메모리로 구성되는 단일 메모리 스택이거나 이들이 조합된 복합 메모리 스택으로 구성될 수 있다.
각 반도체 칩(120)은 PCB 기판(110)과 와이어(140) 본딩(bonding) 됨으로써 전기적으로 상호 연결된다(interconnection). 기판(110)의 하부에 솔더 볼(Solder ball)(150)이 부착됨으로써 외부와도 전기적으로 연결된다. 적층된 반도체 칩은 TSV(Through Silicon Via) 형성 기술을 이용하여 전기적으로 연결될 수 있다. 상기 기판(110) 상에는 반도체 칩(120)과 와이어(140)를 보호하는 보호부재(160)가 몰딩되어 있다.
한편 도면에 도시된 바와 같이, 상부의 메모리 패키지(100)의 하부에는 기능 을 달리하는 또 하나의 메모리 패키지(200)가 패키지 온 패키지(Package on Package)에 의하여 연결되어 있음을 알 수 있다. 예컨대, 상부 메모리 패키지(100)는, 주로 동영상 등 각종 파일을 가급적 최대로 저장할 수 있는 저장용 메모리 패키지라고 한다면, 하부 메모리 패키지(200)는 영상을 고속으로 처리할 수 있도록 지원하는 등 기능성을 강화하기 위한 메모리 패키지라고 할 수 있다. 상기 패키지를 하나의 패키지로 패키징할 수 있음에도, 이와 같이 상하로 나누어 패키징하는 것은, 그 기능이 다른 것에도 이유가 있지만, 굳이 하나로 패키지함으로써, 수율을 저하시킬 이유가 없기 때문이다.
따라서, 상부의 메모리 패키지(100)는, 주로 저장용 메모리 기능을 수행하기 때문에, 적층되는 반도체 칩의 수가 기능성의 하부 메모리 반도체 칩보다 많을 수밖에 없다. 하나의 패키지에 칩이 무한대로 적층되다보니, 당연히 수율이 저하되고, 그 중 하나의 반도체 칩에서 불량이 발생하게 되면, 전체 패키지를 폐기해야하는 경우도 자주 발생한다.
상부 PCB 기판(110)의 솔더 볼(150)은 하부 PCB 기판(210)의 볼 랜드(Ball land) 영역과 접착되어 장착된다. 하부의 메모리 패키지(200)는, PCB 기판(210) 상에 기능성 반도체 칩(220)이 적층(Stack) 되는 구조로 되어 있다. 마찬가지로 기능성 반도체 칩(220)은 와이어(240) 본딩에 의하여 연결되고, 보호부재(260)에 의하여 몰딩되어 있다. 도면에는 도시되어 있지 않지만, 하부 PCB 기판(210)에는 다수의 비아(도시되지 않음)가 형성된다. 비아에는 반도체 칩(220)이 외부 모듈 기판과 연결되는 도전부재(도시되지 않음)가 충진된다. 그리고, 하부 솔더 볼(250)을 통하여 외부 모듈 기판과 접촉된다.
따라서, 패키지 시스템 내에 다수의 반도체 칩이 적층(Stack) 됨으로서, 실장 면적의 증가를 억제하는 작용효과가 기대된다. 그러나, 위와 같은 칩 온 칩(Chip on Chip) 방식의 반도체 칩의 적층 구조에 의하면, 조립 공정과 테스트 공정에서 수율이 저하(yield loss)되는 현상이 발생한다. 이와 같이, 메모리 디바이스를 도 1의 8단 스택에서 도 2의 16단 스택으로 적층하게 되면, 실장 면적은 대폭적으로 감소하는 대신, 신뢰성이 떨어되고, 수율이 저하되는 문제점이 발생한다.
본 발명의 다른 실시예에 의하면, 신뢰성을 확보하고, 수율 저하를 방지하면서 칩을 다단으로 스택하여 실장 면적을 대폭 증진하는 방법이 요구된다.
본 발명의 다른 실시예에 의한 패키지 온 패키지 타입의 고용량 다기능 멀티 칩 패키지 구조에 의하면, 저장용 메모리 패키지는 2개의 패키지로 분할될 수 있다. 메모리 패키지에 실장되는 메모리 반도체 칩 디바이스를 도 2와 같이 16단의 칩 스택으로 구성한다면, 도 3 및 도 4에 도시된 바와 같이, 16단의 칩 스택을 8단의 칩 스택으로 분리하여 패키징할 수 있다. 따라서, 각각의 칩 스택은 한 쌍의 제1패키지(300)와 제2패키지(400)에 나누어져 실장된다. 제1 및 제2패키지(300, 400)는, 2개의 제1 및 제2기판(310, 410) 상에 다수의 제1 및 제2칩 스택(320, 420)이 각각 분할되어 실장되는 구조를 하고 있다.
제1패키지(300)의 제1기판(310)에는 인쇄회로기판(PCB)의 기능을 수행할 수 있도록, 회로 배선이 형성될 수 있다. 기판(310)의 배면에는 패드(도면부호 없음)가 구비되고, 상기 패드에 외부 단자의 기능을 수행하는 솔더 볼(330) 혹은 도전성 범프가 다수 부착될 수 있다.
상기 기판(310) 상에는 다수의 반도체 칩이 접착제(도시되지 않음)에 의하여 순차적으로 적층됨으로써, 제1칩 스택(320)을 구성한다. 이때, 본 발명의 실시예에 의하면, 본래 용량의 1/2로 분할하여 패키징하고 있지만, 4/1 혹은 그 이하로 분할하고, 이를 각각 연결하여 패키징할 수 있다. 본 실시예에서는, 제1기판(310) 상에 적층되는 다수의 반도체 칩은 특히 많은 정보를 저장할 수 있는 낸드 플래시(NAND flash) 혹은 노어 플래시(NOR flash)와 같이 동종의 메모리 소자만으로 구성될 수 있다. 그러나, 이종의 메모리 소자의 조합으로 구성되는 등 반도체 칩의 종류는 동종 혹은 이종 내지는 그 조합으로 구성되는 것을 불문한다.
상기 제1기판(310)과 제1칩 스택(320)을 구성하는 반도체 칩은, 금선 와이어 기타 도전부재(340)에 의하여 전기적으로 연결된다. 그리고, 제1기판(310) 상면에는 몰딩 공정에 의하여, 반도체 칩과 와이어를 보호하는 보호부재(350)가 형성된다. 예컨대, 보호부재(350)는 에폭시 몰드 컴파운드(Epoxy Mold Compound)를 재료로 하여 형성될 수 있다. 다만, 보호부재(350)의 상면은, 후술하겠지만 타방 패키지의 보호부재와 대응되기 때문에, 가급적 평면으로 형성되고, 일정한 규격에 의하여 몰딩되어야 할 것이다.
제1패키지(300)와 제2패키지(400)는, 기판(310, 410)을 제외한 칩 스택(320, 420)이나, 기판과 반도체 칩을 연결하는 와이어 기타 도전부재(340, 440) 혹은 반도체 칩을 밀봉하는 보호부재(350, 450)의 구성이 모두 공통되기 때문에, 제2패키지(400)의 제2기판(410), 제2칩 스택(420), 제2도전부재(440) 및 제2보호부재(450) 를 포함하는 각 구성에 대한 설명은 생략하기로 한다.
제1패키지(300)의 기판(310)은, 그 성질이 유연하여 자유롭게 구부러지거나 휘어지고, 플렉서블한 특성이 있는 연성회로기판이 사용될 수 있다. 상기 기판의 길이는, 통상의 패키지 폭보다 더 길어야 한다. 따라서, 적어도 패키지의 두께보다 더 길게 연장되는 연결부(312)를 더 구비한다. 상기 연결부(312)는, 제1패키지(300)의 기판 양측으로부터 연장되고, 한 쌍의 패키지를 대향되게 부착하는 경우 제2패키지(400)의 양측과 연결되어야 한다.
제2패키지(400)의 기판(410)은, 그 배면 가장자리가 볼 그리드 어레이(BGA) 형태를 하고 있기 때문에, 그 배면에 형성된 제2솔더 볼(432)은 제1패키지(300)의 연결부(312)와 연결되는 외부 단자의 기능을 수행한다. 따라서, 제1패키지(300)의 기판(310) 상면에는 제2솔더 볼(432)과 접촉하는 제1볼 랜드(332)가 구비되며, 제2솔더 볼(432)과 제1볼 랜드(332)가 열압착에 의하여 결합된다. 이로써, 제1패키지(300)와 제2패키지(400)가 제1볼 랜드(332)와 제2솔더 볼(432)에 의하여 전기적으로 연결되기 때문에, 제1패키지(300)와 제2패키지(400)는 하나의 패키지와 동일한 기능을 수행할 수 있게 된다.
반면, 제2패키지(400)의 기판(410)은, 그 배면 중심에 기능성 패키지(500)와 결합하도록, 솔더 볼이 구비되지 않는 제2볼 랜드(430) 패드만 형성된다. 따라서, 제2패키지(400)의 기판(410)은 그 배면 중심에 랜드 그리드 어레이(LGA) 형태를 하게 된다. 후술하겠지만, 기능성 패키지(500)를 팬 인(Fan-in) 구조로 패키징하게 되면, 팬 아웃(Fan-out) 구조에 비하여 다핀화가 가능하고, 이에 대응되는 제2볼 랜드(430)의 수가 그 만큼 많아지게 된다.
제1패키지(300)의 기판 상면에 볼 랜드가 구비되고, 이와 대응되는 제2패키지(400)의 기판 배면에 볼 랜드와 접합하는 솔더 볼이 구비되는 것으로 한정하고 있으나, 반드시 그러한 것은 아니고, 제2패키지(400)의 기판 배면에 볼 랜드가 구비되고, 제1패키지(300)의 기판 상면에 솔더 볼이 구비되는 것으로 구성할 수 있다. 뿐만 아니라, 제1패키지(300)의 기판이 연성회로기판으로 구성되고, 기판이 연장되어 제2패키지(400)의 기판과 연결되는 것으로 설명되고 있으나, 그 순서가 바뀌어 제2패키지(400)의 기판이 유연한 연성회로기판(flexible PCB)으로 구성될 수 있다.
본 발명의 다른 실시예에 의하면, 다기능 메모리 패키지(500)가 고용량 메모리 패키지(300, 400)의 상부에 탑재되는 구조를 특징으로 한다.
상기 다기능 메모리 패키지(500)는, PCB 제3기판(510)의 상면에는 다수의 다기능 반도체 칩이 적층되어 제3칩 스택(520)을 구성한다. 제3기판(510)의 배면에는 제3솔더 볼(530)이 구비됨으로써, 솔더 볼을 통하여 하부의 고용량 메모리 패키지(300, 400)와 접속된다. 상기 반도체 칩은 와이어 본딩 기타 제3도전부재(540)에 의하여 연결되고, 제3보호부재(550)에 의하여 몰딩되어 있다.
도면에는 도시되어 있지 않지만, 고용량 메모리 패키지(300, 400) 혹은 다기능 메모리 패키지(500)의 내부에는 컨트롤러를 더 구비함으로써, 별도의 컨트롤러 혹은 소프트웨어의 개발을 위한 시간과 비용을 절약하면서, 고용량의 낸드 플래시를 적용할 수 있는 내장형 메모리 카드를 구현할 수 있다.
통상, 솔더 볼이 반도체 칩과 동일한 면적에 배치된 구조를 팬 인(Fan-in) 구조라 하고, 반도체 칩 외곽까지 확장되는 기판에 솔더 볼이 일부 부착되는 구조를 팬 아웃(Fan-out) 구조라 한다. 도 1 및 도 2의 하부의 다기능 메모리 패키지는 상부의 고용량 메모리 패키지의 솔더 볼이 부착되도록 팬 아웃(Fan-out) 형태를 취할 수밖에 없다. 하지만, 도 3과 같이, 다기능 메모리 패키지가 상부에 위치하는 경우에는 그와 같은 제한이 없기 때문에, 팬 아웃 구조는 물론이고, 팬 인(Fan-in) 형태를 취할 수 있는 장점이 있다. 따라서, 솔더 볼의 크기가 작아지고, 다핀화가 가능하게 된다.
여기서, '상면' 혹은 '배면', '제1' 혹은 '제2'는 설명의 편의를 위한 것이고, 그 방향 혹은 위치의 설정이 절대적인 것이 아니며, 전방 혹은 후방/ 일방 혹은 타방으로 사용되어도 무방하다.
이하, 멀티 칩 패키지의 제작 및 조립과정을 첨부된 도면을 참고하여 설명하기로 한다. 도 4에 도시된 바와 같이, 다기능 메모리 패키지(500)와 고용량 메모리의 제1 및 제2패키지(300, 400)를 각각 형성한다.
다기능 메모리 패키지(500)는, 멀티 기능을 실현하기 위한 것으로서, 기판(500) 상에 반도체 칩을 필요한 기능에 적합한 개수로 적층하고, 이를 접착제를 이용하여 고정함으로써, 칩 스택(510)을 형성한다. 금선 와이어 기타 도전부재(540)를 이용하여 기판(510)과 각 반도체 칩을 전기적으로 접속한다. 기판(510) 상에 적어도 반도체 칩과 와이어를 밀봉하도록 에폭시 기타 몰딩재료를 이용하여 보호부재(550)를 형성한다. 이때, 기판(510)의 하부에는 고용량 메모리 패키 지(300, 400)와 접속하는 제3솔더 볼(530)을 부착한다.
고용량 메모리 패키지(300, 400)는, 낸드 플래시 혹은 노어 플래시를 고용량화하기 위한 것으로서, 필요한 용량의 절반으로 반도체 칩을 나누고, 이를 각각의 기판(310, 410)을 이용하여 패키징한다. 기판(310, 410) 상에 반도체 칩을 적층하고, 접착제를 이용하여 고정함으로써, 칩 스택(320, 520)을 형성한다. 기판(310, 410)과 반도체 칩이 전기적으로 접속되도록 기판(310)과 반도체 칩에 와이어를 연결한다. 반도체 칩과 와이어를 보호하도록 반도체 칩과 와이어를 밀봉하는 보호부재(350, 450)를 기판 상에 몰딩한다. 상기한 각 공정을 통하여 각 패키지(300, 400)를 완성한다.
이때, 각 패키지(300, 400)을 완성하기 앞서, 기판(310, 410)을 준비할 때, 외부 단자 기능을 수행하는 솔더 볼과 볼 랜드를 제작한다. 즉, 제1패키지 기판(310)의 배면에는 제1솔더 볼(330)을 다수 형성하고, 확장된 연결부(312) 상면에 볼 랜드(332)를 형성한다. 제2패키지 기판(410)의 배면 가장자리에서 제1패키지 기판과 연결되는 영역에 솔더 볼(432)을 형성하고, 다기능 메모리 패키지(500)가 탑재되는 영역에 볼 랜드(430)를 다수 형성한다.
다기능 메모리 패키지와 한 쌍의 고용량 메모리 패키지가 각각 완성되면, 이를 조립한다.
먼저, 제1패키지(300)의 제1보호부재(350) 상에 제2패키지(400)를 적층한다. 제2패키지(400)의 제2보호부재(450)가 제1보호부재(350)와 마주보게 한다. 접착부재(600)를 이용하여 제1보호부재(350)와 제2보호부재(450)를 물리적으로 고정한다. 제2패키지(400)의 배면이 상방을 향하도록 위치시킨다. 다기능 메모리 패키지(500)를 제2패키지(400)의 배면 상에 적층한다. 다기능 메모리 패키지(500) 하부에 부착된 솔더 볼(530)이 제2패키지(400) 배면에 형성된 볼 랜드(430)와 리플로우 공정을 통하여 접속된다. 제1패키지(300)의 기판 연결부(312)를 밴딩하여 제1보호부재(350)와 제2보호부재(450)를 경유하고, 다시 밴딩하여 제2패키지(400)의 기판 양측과 오버랩되도록 한다. 제1패키지 기판(310)의 연장부(312)에 구비된 제1볼 랜드(332)와 제2패키지 기판(410)의 제2솔더 볼(432)을 열압착하여 접속한다.
조립이 완성되면, 마지막으로 테스트 공정을 통하여 제품이 완성된다. 이로써, 조립 및 테스트 공정에서 수율 저하의 문제는 더 이상 발생하지 않는다.
이상에서 살펴본 바와 같이, 본 발명은 8스택이던 메모리 반도체 칩 디바이스를 16스택 이상으로 적층하는 경우에 조립 및 테스트 공정에서 발생하는 수율 저하의 문제를 해결하기 위한 것이다. 이를 위하여, 단일 기판에 패키지되는 칩 수를 절반으로 나누고, 이를 각각 패키징한다. 한 쌍의 패키지를 물리적으로 연결하기 위하여 몰딩부재를 마주보게 설치하고, 접착부재를 이용하여 고정한다. 또한 전기적으로 연결하기 위하여 일방 패키지의 기판을 자유롭게 휘거나 펼수 있는 연성회로기판으로 형성하고, 타압 패키지의 양측으로 연장하며, 솔더 볼과 볼 랜드를 이용하여 열압착하는 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 칩이 8단 스택으로 적층된 멀티 칩 패키지 구조를 나타내는 단면도.
도 2는 본 발명의 일실시예에 의한 반도체 칩이 16단 스택으로 적층된 멀티 칩 패키지 구조를 나타내는 단면도.
도 3은 본 발명의 다른 실시예에 의한 멀티 칩 패키지 구조를 나타내는 단면도.
도 4는 본 발명의 다른 실시예에 의한 멀티 칩 패키지 조립과정을 나타내는 단면도.
**도면의 주요구성에 대한 부호의 설명**
300: 고용량 메모리 제1패키지 310: 제1기판
312: 연결부 320: 제1칩 스택
330: 제1솔더 볼 332: 제1볼 랜드
340: 제1도전부재 350: 제1보호부재
400: 고용량 메모리 제2패키지 410: 제2기판
420: 제2칩 스택 430: 제2볼 랜드
432: 제2솔더 볼 440: 제2도전부재
450: 제2보호부재 500: 다기능 메모리 패키지
510: 제2기판 520: 제3칩 스택
530: 제3솔더 볼 540: 제3도전부재
550: 제3보호부재 600: 접착부재

Claims (9)

  1. 다수의 저용량 반도체 칩을 상하로 적층하여 칩 온 칩(Chip on Chip) 형태로 구성되는 고용량의 칩 스택(Chip Stack); 및
    기능을 달리하는 이종 칩 스택을 상하로 적층하여 패키지 온 패키지(Package on Package) 형태로 구성되고,
    상기 이종 칩 스택은, 낸드 플래시 혹은 노어 플래시의 저장용 고용량 메모리 반도체 칩 스택과, 다기능 메모리 반도체 칩 스택을 포함하는 멀티 칩 패키지 구조.
  2. 제 1 항에 있어서,
    상기 고용량 메모리 반도체 칩 스택은,
    한 쌍의 제1패키지와 제2패키지에 의하여 균분하여 실장되고,
    상기 제1패키지와 상기 제2패키지는,
    상기 반도체 칩이 장착되는 기판;
    상기 반도체 칩과 기판을 전기적으로 연결하는 도전부재; 및
    상기 기판 상에 반도체 칩을 밀봉하는 보호부재를 포함하고,
    상기 균분된 제1패키지와 제2패키지는 상기 보호부재가 마주보도록 설치되고, 접착부재에 의하여 보호부재가 상호 고정되는 멀티 칩 패키지 구조.
  3. 제 2 항에 있어서,
    상기 제1패키지와 상기 제2패키지를 전기적으로 연결하기 위하여, 상기 제1패키지의 기판은, 회로 배선이 형성되고, 밴딩이 가능하고 플렉서블한 특성을 가지는 연성회로기판이 사용되며, 상기 기판은 밴딩될 때 상기 제2패키지의 기판 양측과 접촉할 수 있도록, 제1패키지의 기판은, 양측으로 연장되는 연결부를 더 구비하는 멀티 칩 패키지 구조.
  4. 제 3 항에 있어서,
    상기 제2패키지의 기판은, 배면 가장자리에 제2솔더 볼이 형성되고, 배면 중앙에 제2볼 랜드가 형성되며,
    상기 제1패키지의 기판은, 상면 가장자리에 상기 제2솔더 볼과 접촉하는 제1볼 랜드가 구비되고, 배면 중앙에 외부 패키지와 접촉하는 제1솔더 볼이 형성되며, 상기 제2솔더 볼과 제1볼 랜드의 전기적 접속에 의하여 제1패키지와 제2패키지는 한 개의 패키지와 동일한 메모리 기능을 수행하는 멀티 칩 패키지 구조.
  5. 제 4 항에 있어서,
    상기 다기능 메모리 반도체 칩 스택은,
    각 반도체 칩이 인쇄회로기판과 와이어 본딩에 의하여 전기적으로 상호 연결되고, 보호부재에 의하여 몰딩되며, 기판의 하부에 외부 단자 기능을 수행하는 제3솔더 볼이 형성됨으로써 제2패키지의 제2볼 랜드와 전기적으로 연결되는 멀티 칩 패키지 구조.
  6. 제 5 항에 있어서,
    상기 다기능 메모리 반도체 칩 스택은, 상기 솔더 볼이 상기 반도체 칩 혹은 보호부재의 면적과 일치하도록 배치될 수 있는 팬 인(Fan-in) 형태를 취할 수 있는 멀티 칩 패키지 구조.
  7. 본래 패키지 메모리 용량에서 소정 비율로 분할되고, 적층되는 제1반도체 칩;
    상기 제1반도체 칩이 장착되는 제1기판;
    상기 제1기판 상에 몰딩되는 제1보호부재;
    상기 메모리 용량에서 나머지 비율로 분할되고, 적층되는 제2반도체 칩;
    상기 제2반도체 칩이 장착되고, 양측으로 연장됨으로써, 제1기판과 전기적으로 연결되는 제2기판;
    상기 제2기판 상에 몰딩되고, 상기 제1보호부재와 대향되는 제2보호부재; 및
    상기 제1보호부재와 제2보호부재를 고정하는 접착부재를 포함하는 멀티 칩 패키지 구조.
  8. 제 7 항에 있어서,
    상기 제2기판은, 밴딩가능한 연성회로기판으로 구성되고, 상기 제2보호부재 와 제1보호부재의 측면을 경유하도록 밴딩됨으로써, 제1기판과 접촉하는 멀티 칩 패키지 구조.
  9. 제 8 항에 있어서,
    상기 제1기판은, 상기 제2기판과 접촉되는 배면에 솔더 볼 혹은 볼 랜드가 형성되고,
    상기 제2기판은, 양측으로 연장되고 제1솔더 볼 혹은 볼 랜드와 대응되는 상면에 볼 랜드 혹은 솔더 볼이 형성되는 멀티 칩 패키지 구조.
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