CN112242388A - 半导体封装件及其制法 - Google Patents

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Abstract

一种半导体封装件,包括:一第一基板;一第一芯片,设置在所述第一基板的第一表面;多个第一电性接点,设置在所述第一基板的第二表面且与所述第一芯片电性连接;一第一封胶体,形成在所述第一基板的所述第一表面且包覆所述第一芯片;一第二基板;一第二芯片与一第三芯片,设置在所述第二基板的第一表面;多个第二电性接点,设置在所述第二基板的第二表面且与所述第二芯片及所述第三芯片电性连接;一第二封胶体,形成在所述第二基板的所述第一表面且包覆所述第二芯片与所述第三芯片;以及一胶层,设置在所述第一封胶体与所述第二封胶体之间,以将所述第一封胶体黏着到所述第二封胶体。

Description

半导体封装件及其制法
技术领域
本发明涉及一种半导体领域,特别涉及一种包含有记忆卡与SIM卡功能的半导体封装件及其制法。
背景技术
许多现有智能型手机可让使用者自行插入记忆卡以增加储存容量。目前的设计是记忆卡和SIM卡为分开独立的两张卡,利用托盘插入手机的插槽内。然而,对使用者来说,需要分别携带这两张卡在手机上使用颇为不便。
发明内容
鉴于此,本发明提供一种半导体封装件及其制法,可免除使用者的不便。
本发明半导体封装件的第一实施例包含:一第一基板,具有相对的一第一表面与一第二表面;一第一芯片,设置在所述第一基板的所述第一表面;多个第一电性接点,设置在所述第一基板的所述第二表面且与所述第一芯片电性连接,所述多个第一电性接点用以与外部电路电性连接;一第一封胶体,形成在所述第一基板的所述第一表面且包覆所述第一芯片,其中所述第一封胶体具有一底面;一第二基板,具有相对的一第一表面与一第二表面;一第二芯片与一第三芯片,设置在所述第二基板的所述第一表面;多个第二电性接点,设置在所述第二基板的所述第二表面且与所述第二芯片及所述第三芯片电性连接,所述多个第二电性接点用以与外部电路电性连接;一第二封胶体,形成在所述第二基板的所述第一表面且包覆所述第二芯片与所述第三芯片,其中所述第二封胶体具有一顶面;以及一胶层,设置在所述第一封胶体与所述第二封胶体之间,所述胶层黏着到所述第一封胶体的所述底面与所述第二封胶体的所述顶面。
本发明半导体封装件的第二实施例包含:一第一基板,具有相对的一第一表面与一第二表面;一第一芯片,设置在所述第一基板的所述第一表面;多个第一电性接点,设置在所述第一基板的所述第二表面且与所述第一芯片电性连接,所述多个第一电性接点用以与外部电路电性连接;一第二基板,具有相对的一第一表面与一第二表面;一第二芯片与一第三芯片,设置在所述第二基板的所述第一表面;多个第二电性接点,设置在所述第二基板的所述第二表面且与所述第二芯片及所述第三芯片电性连接,所述多个第二电性接点用以与外部电路电性连接;多个支撑件,设置在所述第一基板与所述第二基板之间,用以维持所述第一基板与所述第二基板之间的距离;以及一封胶体,形成在所述第一基板与所述第二基板之间,且包覆所述第一芯片、所述第二芯片、所述第三芯片与所述多个支撑件。
本发明半导体封装件的制法包含:准备一第一基板,所述第一基板具有相对的一第一表面与一第二表面,所述第一基板的所述第二表面设置有多个第一电性接点,用以与外部电路电性连接;在所述第一基板的所述第一表面设置一第一芯片,并将所述第一芯片电性连接至所述多个第一电性接点;在所述第一基板的所述第一表面形成多个锡球;准备一第二基板,所述第二基板具有相对的一第一表面与一第二表面,所述第二基板的所述第二表面设置有多个第二电性接点,用以与外部电路电性连接;在所述第二基板的所述第一表面设置一第二芯片与一第三芯片,并将所述第二芯片与所述第三芯片电性连接至所述多个第二电性接点;将所述多个锡球熔化以黏着在所述第二基板的所述第一表面,藉此形成多个支撑件以维持所述第一基板与所述第二基板之间的距离;以及在所述第一基板与所述第二基板之间形成一封胶体,以包覆所述第一芯片、所述第二芯片、所述第三芯片与所述多个支撑件。
根据本发明半导体封装件,将记忆卡与SIM卡整合在一起。使用者可根据需要翻转封装件后插入手机插槽内,让封装件上表面或下表面的金手指与手机内的金手指接触,以使用SIM卡或记忆卡功能。
为了让本发明的上述和其他目的、特征、和优点能更明显,下文特举本发明实施例,并配合所附图示,作详细说明如下。
附图说明
图1为本发明半导体封装件的第一实施例的示意图。
图2为本发明半导体封装件的第二实施例的示意图。
图3至7为图2所示的半导体封装件的制法的示意图。
主要元件符号说明
110 第一基板
111 第一表面
112 第二表面
130 第一芯片
140 第一焊线
150 第一电性接点
160 第一封胶体
180 锡球
190 胶层
210 第二基板
211 第一表面
212 第二表面
232 第二芯片
233 第三芯片
242 第二焊线
243 第三焊线
250 第二电性接点
260 第二封胶体
380 支撑件
390 封胶体
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白,以下通过实施例,并结合附图,对本申请的太阳能芯片电池检测设备进行进一步详细说明。应当理解,此处所描述的具体实施例仅用以解释本申请,并不用于限定本申请。
本文中为部件所编序号本身,例如“第一”、“第二”等,仅用于区分所描述的对象,不具有任何顺序或技术含义。而本申请所说“连接”、“联接”,如无特别说明,均包括直接和间接连接(联接)。在本申请的描述中,需要理解的是,术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。
在本申请中,除非另有明确的规定和限定,第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触,或第一和第二特征通过中间媒介间接接触。而且,第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方,或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方,或仅仅表示第一特征水平高度小于第二特征。
请参考图1,本发明半导体封装件的第一实施例包括一第一基板110,所述第一基板110可为单层或多层的一电路板,但不以此为限。所述第一基板110具有相对的一第一表面111与一第二表面112,且所述第一表面111与所述第二表面112位于相异的平面,例如所述第一表面111为底面而所述第二表面112为顶面,但不以此为限。所述第一表面111设有一第一芯片130,所述第一芯片130可为用户身分模块(Subscriber Identity Module,SIM)芯片,但不以此为限。所述第一芯片130具有相对的一第一表面与一第二表面,所述第一芯片130以所述第一表面通过一胶层固定于所述第一基板110的所述第一表面111。所述第一芯片130的所述第二表面为一主动面。所述第一基板110上还设有多个第一焊线140,各所述第一焊线140的一端连接到所述第一芯片130的所述主动面而另一端则连接到所述第一基板110的所述第一表面111。因此,所述第一芯片130通过所述多个第一焊线140电性连接到所述第一基板110。除上述实施方式之外,所述第一芯片130亦能够以覆晶(flip chip)方式设在所述第一基板110的所述第一表面111,即所述第一芯片130的所述主动面设有多个焊球,并将所述第一芯片130的所述主动面朝向所述第一基板110的所述第一表面111,然后以回焊(reflow)方式熔化所述多个焊球使所述第一芯片130的所述主动面与所述第一基板110电性连接。由于覆晶技术为现有技术,不再对其进一步说明。
所述第一基板110的所述第一表面111还设有一第一封胶体160,所述第一封胶体160包覆所述第一芯片130与所述第一焊线140。所述第一封胶体160具有一平坦的底面,但不以此为限,所述第一封胶体160亦可具有崎岖的底面。所述第一基板110的所述第二表面112设有多个第一电性接点150,所述多个第一电性接点150可为金手指(connectingfinger),利用所述第一基板110上的线路以及所述多个第一焊线140而与所述第一芯片130电性连接。所述第一芯片130能够通过所述第一基板110上的所述多个第一电性接点150与外部电路电性连接。
本发明半导体封装件的第一实施例还包含有一第二基板210,所述第二基板210可为单层或多层的一电路板,但不以此为限。所述第二基板210具有相对的一第一表面211与一第二表面212,且所述第一表面211与所述第二表面212位于相异的平面,例如所述第一表面211为顶面而所述第二表面212为底面,但不以此为限。所述第一表面211设有多个芯片,包含有一第二芯片232及一第三芯片233。所述第二芯片232可为非挥发性存储器(non-volatile memory)芯片,例如是快闪存储器(flash memory)芯片,但不以此为限。所述第三芯片233可为控制器(controller)芯片,但不以此为限。所述第二芯片232与所述第三芯片233各自具有相对的一第一表面与一第二表面。所述第二芯片232以其第一表面通过一胶层固定于所述第二基板210的所述第一表面211。所述第二芯片232的所述第二表面为一主动面。所述第三芯片233以其第一表面通过一胶层固定于所述第二基板210的所述第一表面211。所述第三芯片233的所述第二表面为一主动面。所述第二基板210上还设有多个第二焊线242与多个第三焊线243,各所述第二焊线242的一端连接到所述第二芯片232的所述主动面而另一端则连接到所述第二基板210的所述第一表面211,而各所述第三焊线243的一端连接到所述第三芯片233的所述主动面而另一端则连接到所述第二基板210的所述第一表面211。因此,所述第二芯片232通过所述多个第二焊线242电性连接到所述第二基板210,而所述第三芯片233通过所述多个第三焊线243电性连接到所述第二基板210。除上述实施方式外,所述第二芯片232和/或所述第三芯片233亦能够以覆晶方式设在所述第二基板210的所述第一表面211。
所述第二基板210的所述第一表面211还设有一第二封胶体260,所述第二封胶体260包覆所述第二芯片232、所述第三芯片233、所述多个第二焊线242与所述多个第三焊线243。所述第二封胶体260具有一平坦的顶面,但不以此为限,所述第二封胶体260亦可具有崎岖的顶面。所述第二基板210的所述第二表面212设有多个第二电性接点250,所述多个第二电性接点250可为金手指,利用所述第二基板210上的线路以及所述多个第二焊线242与所述多个第三焊线243而分别与所述第二芯片242及所述第三芯片243电性连接。所述第二芯片242与所述第三芯片243能够通过所述第二基板210上的所述多个第二电性接点250与外部电路电性连接。所述第一封胶体160是固定在所述第二封胶体260正上方。进一步地说,所述第一封胶体160与所述第二封胶体260之间设置有一胶层190,所述胶层190黏着到所述第一封胶体160的所述底面与所述第二封胶体260的所述顶面,即所述第一封胶体160以其底面通过所述胶层190固定在所述第二封胶体260的所述顶面。
本发明半导体封装件的第一实施例实际上包含有可各自独立运作的一第一封装件与一第二封装件,其中所述第一封装件固定在所述第二封装件正上方。所述第一封装件包含有所述第一基板110、所述第一芯片130、所述多个第一焊线140及所述多个第一电性接点150,而所述第二封装件包含有所述第二基板210、所述第二芯片232、所述第三芯片233、所述多个第二焊线242、所述多个第三焊线243及所述多个第二电性接点250。
请参考图2,本发明半导体封装件的第二实施例同样包含有本发明半导体封装件的第一实施例所包含的所述第一基板110、所述第二基板210、所述第一芯片130、所述第二芯片232、所述第三芯片233、所述多个第二焊线242及所述多个第三焊线243,在此相同的标号表示相同或类似元件。与第一实施例比较相同的是,本实施例中的所述第一芯片130同样是设在所述第一基板110的所述第一表面111,而所述第二芯片232与所述第三芯片233同样是设在所述第二基板210的所述第一表面211,并且也分别通过所述多个第二焊线242与所述多个第三焊线243电性连接到所述第二基板210。所述第一芯片130能够通过所述第一基板110的所述第二表面112上的所述多个第一电性接点150与外部电路电性连接,而所述第二芯片242与所述第三芯片243能够通过所述第二基板210的所述第二表面212上的所述多个第二电性接点250与外部电路电性连接。
与第一实施例比较不同的是,本实施例中的所述第一芯片130是以覆晶方式设在所述第一基板110。所述第一基板110与所述第二基板210之间设有多个支撑件380,用以维持所述第一基板110与所述第二基板210之间的距离。所述第一基板110与所述第二基板210之间还设有一封胶体390,所述封胶体390包覆所述第一芯片130、所述第二芯片232、所述第三芯片233、所述多个第二焊线242、所述多个第三焊线243与所述多个支撑件380。所述多个支撑件380可以采用金属材料,例如锡,但不以此为限,所述多个支撑件380也可以非金属材料。当所述多个支撑件380以金属材料构成时,其能够做为导电线路,用来电性连接所述第一基板110与所述第二基板210。除上述实施方式外,所述第一芯片130也能够通过多个焊线电性连接到所述第一基板110,而所述第二芯片232和/或所述第三芯片233亦能够以覆晶方式设在所述第二基板210的所述第一表面211。
请参考图3至图7,其显示图2所示的半导体封装件的制法。如图3所示,准备一第一基板110,所述第一基板110具有相对的一第一表面111与一第二表面112。将多个第一芯片130以覆晶方式设在所述第一基板110的所述第一表面111,但不以此为限,以使所述多个第一芯片130与所述第一基板110电性连接。形成多个锡球180在所述第一基板110的所述第一表面111。所述第一基板110的所述第二表面112形成有多个第一电性接点150,所述多个第一电性接点150能够分别电性连接到所述多个第一芯片130。
请参考图4,接着分割所述第一基板110,使每一部分的所述第一基板110上设有一第一芯片130、多个锡球180与多个第一电性接点150。
请参考图5,准备一第二基板210,所述第二基板210具有相对的一第一表面211与一第二表面212。将多个第二芯片232与多个第三芯片233各自通过一胶层固定在所述第二基板210的所述第一表面211。设置多个第二焊线242与多个第三焊线243于所述第二基板210,以使所述多个第二芯片232与所述多个第三芯片233分别通过所述多个第二焊线242与所述多个第三焊线243电性连接到所述第二基板210。所述第二基板210的所述第二表面212形成有多个第二电性接点250,其中所述多个第二芯片242与所述多个第三芯片243能够分别通过所述多个第二电性接点250与外部电路电性连接。
请参考图6,将分割后多个部分的所述第一基板110上的所述多个锡球180通过回焊制程加热熔化以黏着在所述第二基板210的所述第一表面211。所述多个锡球180冷却后形成为用来维持所述第一基板110与所述第二基板210之间距离的多个支撑件380。之后在所述第一基板110与所述第二基板210之间形成一封胶体390以包覆所述多个第一芯片130、所述多个第二芯片232、所述多个第三芯片233、所述多个第二焊线242、所述多个第三焊线243与所述多个支撑件380。
请参考图7,之后分割所述封胶体390与所述第二基板210,以成为多个如图2所示的半导体封装件。
根据本发明的半导体封装件,将记忆卡与SIM卡整合在一起。使用者可根据需要翻转封装件后插入手机插槽内,让封装件上表面或下表面的金手指与手机内的金手指接触,以使用SIM卡或记忆卡功能。
以上实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体封装件,其特征在于,包括:
一第一基板,具有相对的一第一表面与一第二表面;
一第一芯片,设置在所述第一基板的所述第一表面;
多个第一电性接点,设置在所述第一基板的所述第二表面且与所述第一芯片电性连接,所述多个第一电性接点用以与外部电路电性连接;
一第一封胶体,形成在所述第一基板的所述第一表面且包覆所述第一芯片,其中所述第一封胶体具有一底面;
一第二基板,具有相对的一第一表面与一第二表面;
一第二芯片与一第三芯片,设置在所述第二基板的所述第一表面;
多个第二电性接点,设置在所述第二基板的所述第二表面且与所述第二芯片及所述第三芯片电性连接,所述多个第二电性接点用以与外部电路电性连接;
一第二封胶体,形成在所述第二基板的所述第一表面且包覆所述第二芯片与所述第三芯片,其中所述第二封胶体具有一顶面;以及
一胶层,设置在所述第一封胶体与所述第二封胶体之间,所述胶层黏着到所述第一封胶体的所述底面与所述第二封胶体的所述顶面。
2.如权利要求1所述的半导体封装件,其特征在于,还包括:
多个第一焊线,被所述第一封胶体包覆,所述多个第一焊线将所述第一芯片电性连接到所述第一基板;
多个第二焊线,被所述第二封胶体包覆,所述多个第二焊线将所述第二芯片电性连接到所述第二基板;以及
多个第三焊线,被所述第二封胶体包覆,所述多个第三焊线将所述第三芯片电性连接到所述第二基板。
3.如权利要求1所述的半导体封装件,其特征在于,其中所述第一芯片为用户身分模块(SIM,Subscriber Identity Module)芯片,所述第二芯片为非挥发性存储器芯片,所述第三芯片为控制器芯片。
4.一种半导体封装件,其特征在于,包括:
一第一基板,具有相对的一第一表面与一第二表面;
一第一芯片,设置在所述第一基板的所述第一表面;
多个第一电性接点,设置在所述第一基板的所述第二表面且与所述第一芯片电性连接,所述多个第一电性接点用以与外部电路电性连接;
一第二基板,具有相对的一第一表面与一第二表面;
一第二芯片与一第三芯片,设置在所述第二基板的所述第一表面;
多个第二电性接点,设置在所述第二基板的所述第二表面且与所述第二芯片及所述第三芯片电性连接,所述多个第二电性接点用以与外部电路电性连接;
多个支撑件,设置在所述第一基板与所述第二基板之间,用以维持所述第一基板与所述第二基板之间的距离;以及
一封胶体,形成在所述第一基板与所述第二基板之间,且包覆所述第一芯片、所述第二芯片、所述第三芯片与所述多个支撑件。
5.如权利要求4所述的半导体封装件,其特征在于,还包括:
多个第二焊线,被所述封胶体包覆,所述多个第二焊线将所述第二芯片电性连接到所述第二基板;以及
多个第三焊线,被所述封胶体包覆,所述多个第三焊线将所述第三芯片电性连接到所述第二基板。
6.如权利要求4所述的半导体封装件,其特征在于,其中所述第一芯片为用户身分模块(SIM)芯片,所述第二芯片为非挥发性存储器芯片,所述第三芯片为控制器芯片。
7.如权利要求4所述的半导体封装件,其特征在于,其中所述多个支撑件系由锡所构成。
8.一种半导体封装件的制法,其特征在于,包括:
准备一第一基板,所述第一基板具有相对的一第一表面与一第二表面,所述第一基板的所述第二表面设置有多个第一电性接点,用以与外部电路电性连接;
在所述第一基板的所述第一表面设置一第一芯片,并将所述第一芯片电性连接至所述多个第一电性接点;
在所述第一基板的所述第一表面形成多个锡球;
准备一第二基板,所述第二基板具有相对的一第一表面与一第二表面,所述第二基板的所述第二表面设置有多个第二电性接点,用以与外部电路电性连接;
在所述第二基板的所述第一表面设置一第二芯片与一第三芯片,并将所述第二芯片与所述第三芯片电性连接至所述多个第二电性接点;
将所述多个锡球熔化以黏着在所述第二基板的所述第一表面,藉此形成多个支撑件以维持所述第一基板与所述第二基板之间的距离;以及
在所述第一基板与所述第二基板之间形成一封胶体,以包覆所述第一芯片、所述第二芯片、所述第三芯片与所述多个支撑件。
9.如权利要求8所述的半导体封装件的制法,其特征在于,还包括:
设置多个第二焊线将所述第二芯片电性连接到所述第二基板,其中所述多个第二焊线被所述封胶体包覆;以及
设置多个第三焊线将所述第三芯片电性连接到所述第二基板,其中所述多个第三焊线被所述封胶体包覆。
10.如权利要求8所述的半导体封装件的制法,其特征在于,其中所述第一芯片为用户身分模块(SIM)芯片,所述第二芯片为非挥发性存储器芯片,所述第三芯片为控制器芯片。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093679A (ja) * 2004-08-24 2006-04-06 Sony Corp 半導体パッケージ
CN1832166A (zh) * 2005-03-11 2006-09-13 株式会社瑞萨科技 半导体器件及其制造方法
US7687899B1 (en) * 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US20100155919A1 (en) * 2008-12-19 2010-06-24 Samsung Electronics Co., Ltd. High-density multifunctional PoP-type multi-chip package structure
CN105453261A (zh) * 2014-07-07 2016-03-30 英特尔Ip公司 封装上封装堆叠微电子结构
US9761570B1 (en) * 2016-06-28 2017-09-12 Nxp Usa, Inc. Electronic component package with multple electronic components

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093679A (ja) * 2004-08-24 2006-04-06 Sony Corp 半導体パッケージ
CN1832166A (zh) * 2005-03-11 2006-09-13 株式会社瑞萨科技 半导体器件及其制造方法
US7687899B1 (en) * 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US20100155919A1 (en) * 2008-12-19 2010-06-24 Samsung Electronics Co., Ltd. High-density multifunctional PoP-type multi-chip package structure
CN105453261A (zh) * 2014-07-07 2016-03-30 英特尔Ip公司 封装上封装堆叠微电子结构
US9761570B1 (en) * 2016-06-28 2017-09-12 Nxp Usa, Inc. Electronic component package with multple electronic components

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