KR20060025555A - 적층가능한 집적 회로 패키지 및 방법 - Google Patents

적층가능한 집적 회로 패키지 및 방법 Download PDF

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KR20060025555A
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integrated circuit
circuit package
solderable
region
conductive
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헴 피. 타키아르
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샌디스크 코포레이션
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Abstract

집적 회로 패키지들을 적층하기 위한 개선된 방법 및 장치가 공개된다. 본 발명의 한 실시예에 따르면, 집적 회로 패키지의 리드들이 노출되고 여기에 납땜볼이 제공되어, 그 위에 적층되는 또다른 집적 회로 패키지의 해당 리드들이 전기적으로 연결될 수 있다. 이러한 적층에 의해 기판에 대한 집적 회로 밀도가 증가하며, 그럼에도 불구하고, 적층된 집적 회로 패키지들이 전체적으로 얇은 두께를 유지할 수 있다.

Description

적층가능한 집적 회로 패키지 및 방법{STACKABLE INTEGRATED CIRCUIT PACKAGE AND METHOD THEREFOR}
본 발명은 집적 회로 패키지에 관한 발명으로서, 특히, 적층가능한 집적 회로 패키지들에 관한 것이다.
메모리 집적 회로 패키지가 점점 소형화되고 그 메모리 밀도가 점점 커짐에 따라, 진일보한 집적 회로 패키징이 요구되고 있다. 한가지 최근의 개선점은 단일 IC 패키지 내에 여러개의 집적 회로 다이들을 적층시키는 것이다. 이러한 내부 패키지 스택은 큰 다이 위에 작은 다이를 적층하는 과정을 포함한다. 각각의 다이는 기판에 와이어 본딩된다. 이 종류의 적층은 동일 기능 다이(가령, 두개의 플래시 메모리 다이)와 함께 사용될 수도 있고, 서로 다른 기능의 다이(가령, 한개의 플래시 메모리 다이와 한개의 SRAM 다이)와 함께 사용될 수도 있다. 두개나 세개의 다이를 적층하는 것은 적층형 칩 스케일 패키지(적층형 CSP)와 적층형 TSOP(Thin Small Outline Packages)에 대해 구현되고 있다.
단일 IC 패키지 내에 다이들을 적층함에 부가하여, IC 패키지들을 또한 서로 적층할 수 있다. 통상적으로, 집적 회로 패키지들을 적층시키는 데에는 전용 커넥터나 모듈이 필요하다. 그러나 불행하게도, 전용 커넥터나 모듈의 비용은 이러한 적층 기술에 비해 단점이 된다. 따라서, 전용 커넥터나 모듈에 의존하지 않는 집적 회로 패키지들의 개선된 적층 기술이 요구된다.
본 발명은 리드들을 가진 집적 회로 패키지들을 적층하는 장치 및 방법에 관한 발명이다. 한 실시예에 따르면, 집적 회로 패키지의 리드들이 노출되고 납땜볼이 그 위치에 제공되어, 그 위에 적층될 또다른 집적 회로 패키지의 대응하는 리드들이 전기적으로 연결될 수 있다. 이러한 적층으로 인해 기판에 대한 집적 회로 밀도가 증가하면서도, 적층된 집적 회로 패키지들은 전체적으로 얇은 프로파일을 여전히 유지할 수 있다.
개선된 장치 및 방법들은 동일 크기(그리고 동일 기능)의 집적 회로 패키지들을 적층하는 데 특히 유용하다. 이러한 집적 회로 패키지들을 이용하는 한가지 예는 두개 이상의 동일 크기 메모리 집적 회로 패키지들의 스택을 지닌 비휘발성 메모리 집적 회로 제품이다.
본 발명은 시스템, 장치, 소자, 또는 방법과 같이 여러가지 방식으로 구현될 수 있다. 발명의 여러가지 실시예들이 아래에 설명된다.
적층가능한 집적 회로 패키지에서처럼, 발명의 한 실시예는,
- 내부 영역과 외부 영역을 구비한 리드프레임으로서, 상기 외부 영역은 다수의 도전성 리드들을 구비하고, 각각의 도전성 리드는 납땜 가능 영역과 납땜 불가능 영역을 구비하는 바의 상기 리드프레임,
- 상기 리드프레임의 내부 영역에 전기적으로 연결되는 한개 이상의 다이, 그리고
- 상기 리드프레임의 내부 영역과 상기 한개 이상의 다이를 둘러싸는 인캡슐런트 물질(encapsulant material)로서, 노출되는 상기 리드프레임의 외부 영역에서 도전성 리드의 납땜 가능 영역을 이용하여 상기 적층가능한 집적 회로 패키지를 형성하는 바의 상기 인캡슐런트 물질
을 포함한다.
비휘발성 데이터 스토리지를 제공하는 메모리 카드로서, 발명의 한 실시예는 적층가능한 제 1 집적 회로 패키지와 적층가능한 제 2 집적 회로 패키지를 포함하며,
상기 제 1 집적 회로 패키지는 윗면과 아랫면을 구비하고, 상기 제 1 집적 회로 패키지는,
- 내부 영역과 외부 영역을 구비한 제 1 리드프레임으로서, 상기 외부 영역은 다수의 도전성 리드들을 구비하고, 상기 도전성 리드 각각은 납땜 불가능 영역과 납땜 가능 영역을 구비하는 바의 상기 제 1 리드프레임,
- 상기 제 1 리드프레임의 내부 영역에 전기적으로 연결되는 한개 이상의 다이,
- 상기 제 1 리드프레임의 내부 영역과 상기 한개 이상의 다이를 둘러싸는 인캡슐런트 물질(encapsulant material)로서, 노출되는 상기 제 1 리드프레임의 외부 영역에서 도전성 리드들의 납땜 가능 영역을 이용하여 적층가능한 상기 제 1 집적 회로 패키지를 형성하는 바의 상기 인캡슐런트 물질, 그리고
- 도전성 리드 각각의 납땜 가능 영역에 제공되는 제 1 납땜볼
을 포함하며,
상기 제 2 집적 회로 패키지는 윗면과 아랫면을 구비하고, 상기 제 2 집적 회로 패키지는,
- 내부 영역과 외부 영역을 구비한 제 2 리드프레임으로서, 상기 외부 영역은 다수의 도전성 리드들을 구비하고, 상기 도전성 리드 각각은 납땜 불가능 영역과 납땜 가능 영역을 구비하는 바의 상기 제 2 리드프레임,
- 상기 제 2 리드프레임의 내부 영역에 전기적으로 연결되는 한개 이상의 다이,
- 상기 제 2 리드프레임의 내부 영역과 상기 한개 이상의 다이를 둘러싸는 인캡슐런트 물질(encapsulant material)로서, 노출되는 상기 제 2 리드프레임의 외부 영역에서 도전성 리드들의 납땜 가능 영역을 이용하여 적층가능한 상기 제 2 집적 회로 패키지를 형성하는 바의 상기 인캡슐런트 물질, 그리고
- 도전성 리드 각각의 납땜 가능 영역에 제공되는 제 2 납땜볼
을 포함하며, 이때, 상기 제 2 집적 회로 패키지는 상기 제 1 집적 회로 패키지 상에 적층되며, 상기 제 2 납땜볼은 상기 제 2 집적 회로 패키지의 도전성 리드들을 상기 제 1 집적 회로 패키지의 도전성 리드들 중 대응하는 리드에 전기적으로 연결하는 것을 특징으로 한다.
적층가능한 집적 회로 패키지를 제작하는 방법으로서, 본 발명의 한 실시예는,
- 다수의 도전성 리드들을 구비한 금속 리드프레임을 제공하고,
- 상기 금속 리드프레임의 내부 영역에 제 1 다이를 부착하며,
- 도전성 링크를 이용하여 상기 금속 리드프레임의 외부 영역에 상기 제 1 다이를 전기적으로 연결하고,
- 상기 금속 리드프레임의 외부 영역에 위치한 도전성 리드들의 주변부가 캡슐화되지 않도록, 상기 제 1 다이, 상기 도전성 링크, 그리고 금속 리드프레임의 일부분을 캡슐화하며(캡슐화 단계), 그리고
- 상기 금속 리드프레임의 외부 영역에서 상기 도전성 리드 각각에 납땜 증착물을 부착하는
단계들을 포함한다.
전자 소자에 있어서, 발명의 한 실시예는,
- 인쇄 회로 보드,
- 돌출된 제 1 도전성 리드들을 구비한 적층가능한 제 1 집적 회로 패키지로서, 각각의 제 1 도전성 리드는 납땜 불가능 영역과 납땜 가능 영역을 구비하고, 각각의 제 1 도전성 리드의 납땜 가능 영역에는 제 1 납땜 증착물이 제공되는 바의 상기 제 1 집적 회로 패키지, 그리고
- 돌출된 제 2 도전성 리드들을 구비한 적층가능한 제 2 집적 회로 패키지로서, 각각의 제 2 도전성 리드는 납땜 불가능 영역과 납땜 가능 영역을 구비하고, 각각의 제 2 도전성 리드의 납땜 가능 영역에는 제 2 납땜 증착물이 제공되는 바의 상기 제 2 집적 회로 패키지
를 포함하며, 상기 제 1 집적 회로 패키지는 상기 인쇄 회로 보드 상에 장착되고, 상기 제 1 납땜 증착물은 상기 제 1 집적 회로 패키지의 제 1 도전성 리드들을 상기 인쇄 회로 보드에 전기적으로 연결하는 데 사용되며,
상기 제 2 집적 회로 패키지는 상기 제 1 집적 회로 패키지 상에 적층되고, 상기 제 2 납땜 증착물은 상기 제 2 집적 회로 패키지의 제 2 도전성 리드를 상기 제 1 집적 회로 패키지의 제 1 도전성 리드 중 해당 리드에 전기적으로 연결하는 데 사용되어, 상기 제 2 집적 회로 패키지의 제 2 도전성 리드들을 상기 제 1 집적 회로 패키지의 제 1 도전성 리드를 통해 상기 인쇄 회로 보드에 전기적으로 연결하는 것을 특징으로 한다.
도 1A는 본 발명의 한 실시예에 따른 집적 회로 패키지의 평면도.
도 1B는 본 발명의 한 실시예에 따라 도 1A에 도시된 집적 회로 패키지의 측면도.
도 2A는 본 발명의 한 실시예에 따른 집적 회로 패키지의 측면도.
도 2B는 도 2A에 도시된 집적 회로 패키지의 도전성 리드들 중 하나의 확대도.
도 3은 본 발명의 한 실시예에 따른 집적 회로 패키지 제작 공정의 순서도.
도 4는 본 발명의 한 실시예에 따른 집적 회로 패키지의 단면도.
도 5는 본 발명의 또다른 실시예에 따른 집적 회로 패키지의 단면도.
도 6은 본 발명의 한 실시예에 따른 집적 회로 패키지들의 조립된 적층 배열 의 측면도.
도 7A는 본 발명의 또한가지 실시예에 따른 집적 회로 패키지의 평면도.
도 7B는 도 7A에 도시된 집적 회로 패키지의 측면도.
본 발명은 리드들을 가진 집적 회로 패키지들을 적층하는 장치 및 방법에 관한 발명이다. 한 실시예에 따르면, 집적 회로 패키지의 리드들이 노출되고 납땜볼이 그 위치에 제공되어, 그 위에 적층될 또다른 집적 회로 패키지의 대응하는 리드들이 전기적으로 연결될 수 있다. 이러한 적층으로 인해 기판에 대한 집적 회로 밀도가 증가하면서도, 적층된 집적 회로 패키지들은 전체적으로 얇은 프로파일을 여전히 유지할 수 있다.
개선된 장치 및 방법들은 동일 크기(그리고 동일 기능)의 집적 회로 패키지들을 적층하는 데 특히 유용하다. 이러한 집적 회로 패키지들을 이용하는 한가지 예는 두개 이상의 동일 크기 메모리 집적 회로 패키지들의 스택을 지닌 비휘발성 메모리 집적 회로 제품이다.
도 1A-7B를 참고하여 본 발명의 실시예들이 아래에서 설명될 것이다.
도 1A는 발명의 한 실시예에 따른 집적 회로 패키지(100)의 평면도이다. 집적 회로 패키지(100)는 외향으로 뻗어가는 다수의 도전성 리드(104)들을 구비한 패키지 하우징(102)을 포함한다. 도전성 리드(104)들은 리드프레임의 외측부를 나타내며, 리드프레임의 내측부는 패키지 하우징(102) 내에 위치한다. 추가적으로, 패키지 하우징(102)은 리드프레임의 내부 영역에 전기적으로 연결되는 한개 이상의 집적 회로 다이를 캡슐화한다. 따라서, 도전성 리드(104)들은 패키지 하우징(102) 내의 한개 이상의 집적 회로 다이에 대한 전기적 연결을 제공한다.
집적 회로 패키지(100)의 한가지 특징은 적층가능하다는 점이다. 다시 말해서, 여러 다른 집적 회로 패키지(100)들을 서로 적층할 수 있다는 것이다. 일반적으로, 집적 회로 패키지(100)들은 서로 수직으로 적층된다. 그러나, 스택의 방향이 반드시 수직일 필요는 없다. 집적 회로 패키지(100)들의 적층에 관한 추가적인 세부사항들이 아래에서 보다 자세하게 설명될 것이다. 그럼에도 불구하고, 이러한 적층을 촉진시키기 위해, 집적 회로 패키지(100)의 도전성 리드(104)들은 납땜 가능 영역(106)과 납땜 불가능 영역(108)을 구비하도록 설계된다. 각 도전성 리드(104)의 납땜 불가능 영역(108)은 단일 영역에 속할 수도 있고, 여러 영역에 속할 수도 있다. 예를 들어, 도 1A에 도시되는 바와 같이, 각각의 도전성 리드(104)는 납땜 가능 영역(106)의 각각의 옆쪽에 납땜 불가능 영역(108)을 가진다. 한 실시예에서, 리드(104)들은 도전성이다. 왜냐하면, 이들이 리드프레임의 일부분이기 때문이다. 예를 들어, 리드프레임은, 따라서, 도전성 리드(104)들은 구리나 금같은 도전성 금속으로 만들 수 있다.
도전성 리드(104)들의 납땜 가능 영역(106)과 납땜 불가능 영역(108)은 여러가지 방법으로 제작될 수 있다. 한 구현예에서, 도전성 리드(104)가 도전성의 납땜 가능한 물질로 만들어질 경우, 도전성 리드(104) 상의 납땜 가능 영역(106)은 도전성 리드(104) 자체의 일부분을 단순히 나타낼 수 있다. 이러한 구현에서, 도전성 리드(104)의 납땜 불가능 영역들을 납땜 불가능하게 하기 위해, 납땜 불가능 영역 (108)에 납땜 불가능 물질이 도포된다. 한 예로서, 납땜 불가능 물질이 납땜불가능한 물질인 금속층(가령, 알루미늄, 구리, 니켈, 또는 합금)일 수 있으며, 도전성 리드(104)의 납땜 불가능 영역(108)에 가령 증착되는 방식으로 제공될 수 있다. 또다른 예로서, 납땜 불가능 물질이 몰딩 화합물같은 유전체일 수 있다. 몰딩 화합물은 인캡슐런트(encapsulant) 물질로도 알려져 있다. 납땜 불가능 영역(108) 제공에 몰딩 화합물이 사용되는 경우에, 이 몰딩 화합물이 패키지 하우징(102)의 몰딩 화합물과 같거나 연속적일 수 있다. 도전성 리드(104)들은 납땜 불가능 영역(108)들의 이용에도 불구하고 전기 전도 상태를 유지한다.
도 1A가 집적 회로 패키지(100)의 평면도에 관한 것이지만, 도전성 리드(104)들의 윗면 및 아랫면 모두가 마찬가지 납땜 가능 영역과 납땜 불가능 영역을 포함한다는 것을 이해하여야 한다. 더우기, 도 1A에 도시되는 집적 회로 패키지(100)가 네 측부 중 두곳에서 도전성 리드(104)들을 가짐에도 불구하고, 일반적으로, 집적 회로 패키지(100)가 한개 이상의 측부에서 도전성 리드(104)들을 가질 수 있다는 점에 주목하여야 한다.
도 1B는 도 1A에 도시된 집적 회로 패키지의 측면도이다. 본 실시예에서, 리드(104)들은 패키지 하우징(102)에 대해 중앙에 제공된다. 또다른 실시예에서, 리드들이 패키지 하우징(102)에 대해 앞서와는 다른 수직 위치에 제공될 수 있다. 예를 들어, 리드(104)들이 패키지 하우징(102)의 하부나 상부에 정렬될 수 있다. 리드 위치에 관계없이, 집적 회로 패키지는 얇으며 따라서 로우 프로파일(low profile)을 유지한다. 한 예로서, 집적 회로 패키지(100)의 높이(즉, 두께)는 0.5- 1.5 mm이다. 집적 회로 패키지(100)의 길이 및 폭은 매우 폭넓게 변할 수 있다. 가령, 5mm x 5mm의 소형에서부터 35mm x 35mm의 대형까지 폭넓게 변할 수 있다. 예를 들어, 집적 회로 패키지(100)는 한 실시예에서, 리드프레임 칩 스케일 패키지(리드프레임 CSP)로 불릴 수 있다. 리드프레임 CSP의 예로는 QFN(Quad Flat No-lead)와 SON(Small Outline No-lead) 패키지들이 있다.
도 2A는 발명의 한 실시예에 따른 집적 회로 패키지(200)의 측면도이다. 집적 회로 패키지(200)는 도 1B의 집적 회로 패키지(100)와 유사하다. 구체적으로, 집적 회로 패키지(200)는 패키지 하우징(202)으로부터 뻗어나가는 도전성 리드(204)들을 구비한 패키지 하우징(202)을 포함한다. 추가적으로, 패키지 하우징(202)으로부터 뻗어나가는 도전성 리드(204)들 각각에 납땜볼(206)이 제공된다. 납땜볼(206)은 집적 회로 패키지(200)의 도전성 리드(204)들을 기판(가령, 인쇄 회로 보드)이나 그외 다른 집적 회로 패키지(가령, 적층될 경우)에 전기적으로 연결시키는 데 사용된다. 한 구현예에서, 도전성 리드(204)들은 100-250 미크론의 높이를, 납땜볼들은 0.5-1.5 mm의 직경을, 전체 집적 회로 패키지(200)는 0.5-1.5 mm의 높이를 가진다. 한 실시예에서, 납땜볼의 높이는 전체 집적 회로 패키지(200)의 높이와 유사하다.
도 2B는 도 2A에 도시된 집적 회로 패키지(200)의 도전성 리드(204)들 중 하나의 확대도이다. 확대도에서, 도전성 리드(204)들 중 하나는 패키지 하우징(202)으로부터 외향으로 돌출하는 것으로 나타난다. 도전성 리드(204)는 도전성 리드(204)의 윗면에 납땜볼(206)을 구비하고 있다. 특히, 납땜볼(206)은 도전성 리드 (204)의 윗면의 납땜 가능 영역(208)에 부착된다. 다른 한편, 도전성 리드(204)의 윗면에 납땜 불가능 영역을 제공하기 위해, 납땜 불가능 영역에 속한 영역에 있는 도전성 리드(204)의 윗면에 납땜 불가능 물질층(210)이 제공된다. 한 예로서, 납땜 불가능 물질층(210)은 전기전도성이면서 납땜 불가능한 금속이나 금속 합금일 수 있다(가령, 알루미늄, 구리, 니켈). 또다른 예로서, 납땜 불가능 물질층(210)이 유기물일 수 있다.
납땜 불가능 영역의 바람직한 영향은, 납땜볼(206)이 용융 상태로 가열될 때 납땜볼(206)이 납땜 불가능 영역으로 흘러들어가지 않으며, 따라서 납땜볼의 형태를 유지한다는 점이다. 납땜볼(206)이 용융 상태로 가열시 볼 형태로부터 약간 변형되지만, 납땜볼(206)의 전체 높이는 실질적으로 동일하게 유지된다. 납땜 불가능 영역이 존재하지 않을 경우, 납땜볼(206)은 도전성 리드(204)의 윗면을 따라 흐를 것이고, 따라서, 볼과 같은 특성을 잃을 것이며, 결과적인 높이는 원래 높이에 비해 크게 감소할 것이다.
도전성 리드(204)의 아랫면은 윗면과 마찬가지로 구성되어, 납땜 가능 영역(210)과 납땜 불가능 영역을 가진다. 납땜 불가능 영역에 속한 영역에서, 도전성 리드(204)의 아랫면의 납땜 불가능 물질층을 제공함으로서 납땜 불가능 영역이 형성된다. 도 2B에 도시되는 실시예에서, 납땜 가능 영역(212)은 납땜볼을 포함하지 않는다. 일반적으로, 각각의 도전성 리드(204)의 윗면이나 아랫면에 납땜볼이 제공된다. 그럼에도 불구하고, 집적 회로 패키지(200)들이 서로 적층될 경우, 한 패키지의 납땜볼(206)이 납땜 가능 영역(212) 위치에서 또다른 집적 회로 패키지의 도 전성 리드(204)에 연결하는 데 사용될 수 있다.
도 3은 본 발명의 한 실시예에 따른 집적 회로 패키지 제작 과정(300)의 순서도이다. 집적 회로 패키지 제작 과정(300)은 리드프레임을 제공하는 단계(302)로부터 시작된다. 일반적으로, 리드프레임은 다수의 집적 회로 패키지들을 동시에 생성할 수 있도록 한 시트에 형성되는 개별 리드프레임들의 어레이이다. 그러므로 도 3에 관하여, 리드프레임은 개별 리드프레임들의 어레이라고 간주할 수 있다.
리드프레임을 제공(302)한 후, 다이(즉, 집적 회로 칩)들이 리드프레임(304)에 부착된다. 여기서, 리드프레임 어레이 내의 각각의 리드프레임 인스턴스는 한개 이상의 다이를 수용할 것이며, 이러한 한개 이상의 다이는 특정 리드프레임 인스턴스에 연결될 것이다. 다이들은 리드프레임에 다양한 방식으로 부착(304)될 수 있다. 가령, 주어진 리드프레임 인스턴스에 대하여, 한개의 다이가 접착제를 이용하여 부착될 수 있다. 이러한 예에서, 주어진 리드프레임 인스턴스는 리드프레임에 직접 부착될 수도 있고, 또는, 다이와 리드프레임 간에 제공될 수 있는 중간 다이 접합 패드를 통해 리드프레임에 간접적으로 부착될 수도 있다. 다이들은 그후 리드프레임에 전기적으로 연결된다(단계 306). 여기서, 전기적 연결은 여러가지 방식으로 제공될 수 있다. 한가지 구현예에서, 다이들이 리드프레임에 와이어 본딩된다. 또다른 구현예에서, 납땜볼이 다이를 리드프레임에 연결한다.
그후, 다이들과 리드프레임이 캡슐화된다(단계 308). 다이와 리드프레임의 캡슐화는 패키지 바디(또는 패키지 하우징)를 형성하여, 다이, 전기연결부, 그리고 리드프레임을 보호한다. 몰딩 화합물이나 인캡슐런트 물질이 패키지 바디 형성에 사용된다. 어레이 내 각 리드프레임 인스턴스에 대한 리드프레임의 주변 리드들은 노출상태로 유지된다. 이 노출된 리드들에는 납땜볼(310)이 부착된다. 노출된 리드들이 상술한 바와 같이 형성되기 때문에, 납땜볼들은 용융 상태에 이를지라도 그 형태를 실질적으로 유지할 수 있다.
이 시점에서, 다수의 집적 회로 패키지들이 준비되어 개별 리드프레임들의 어레이 상에 존재한다. 이제, 어레이는 개별적인 집적 회로 패키지들로 싱귤레이팅된다(단계 312). 싱귤레이션(singulation)은 특정 응용분야 및 집적 회로 패키지 종류에 따라 변할 수 있다. 예를 들어, 기계적 펀칭 과정 및 소잉(sawing) 과정을 통해 싱귤레이션을 달성할 수 있다. 집적 회로 패키지들이 어레이 구조로부터 분리된 후, 집적 회로 패키지 제작 과정(300)이 완성되고 종료된다.
도 4는 발명의 한 실시예에 따른 집적 회로 패키지(400)의 단면도이다. 집적 회로 패키지(400)는 발명의 한 실시예의 단일 다이 구현에 해당한다. 예를 들어, 집적 회로 패키지(400)가 도 2A에 도시된 집적 회로 패키지(200)의 한 구현을 나타낼 수 있다. 가령, 집적 회로 패키지(400)의 제작은 도 3을 참조하여 앞서 설명한 집적 회로 패키지 제작 과정(300)에 따라 구현될 수 있다. 특히, 집적 회로 패키지(400)는 리드프레임(402) 둘레로 구성된다(단계 302). 여기서, 리드프레임(402)은 개별 리드프레임들의 어레이의 개별 리드프레임 인스턴스에 속한다. 리드프레임(402)은 내부 영역과 외부 영역을 포함하는 것으로 간주할 수 있다. 외부 영역은 집적 회로 패키지(400)의 패키지 바디(405) 너머로 뻗어가는 리드(404)들을 지닌다. 다이(408)는 다이 접합 패드(406)를 통해 리드프레임(402)에 부착된다(단계 304). 다이 접합 패드(406)는 접착제로 리드프레임(402)의 내부 영역에 부착될 수 있고, 다이(408)는 접착제로 다이 접합 패드(406)에 부착될 수 있다. 다이(408)는 와이어 본드(410)를 이용하여 리드프레임(402)에 전기적으로 연결된다(단계 306). 몰딩 화합물(412)이 패키지 바디(405)를 형성하고 리드프레임(402)의 내부 영역, 다이 접합 패드(406), 다이(408), 그리고 와이어 본드(410)를 캡슐화한다(단계 308). 그후, 납땜볼(414)이 리드프레임(402)의 리드(404) 상에 제공된다(단계 310). 집적 회로 패키지(400)는 어레이 방식으로 동시에 형성되는 단일 인스턴스를 나타내며, 이 단일 인스턴스는 처리 종료시 싱귤레이팅되어 개별적 집적 회로 패키지들을 형성한다(단계 312).
도 5는 발명의 또한가지 실시예에 따른 집적 회로 패키지(500)의 단면도이다. 집적 회로 패키지(500)는 집적 회로 패키지(500) 내에서 서로 위에 적층되는 다수의 다이들을 포함한다. 예를 들어, 집적 회로 패키지(500)는 도 2A에 도시되는 집적 회로 패키지(200)의 한 구현을 나타낼 수 있다. 그러나, 리드프레임의 수직 위치에는 차이가 있다. 집적 회로 패키지(500)의 제작은 도 3을 참고하여 앞서 설명한 집적 회로 패키지 제작 과정(300)에 따라 실행될 수도 있다. 특히, 집적 회로 패키지(500)는 리드프레임(502) 둘레로 구성된다(단계 302). 여기서, 리드프레임(502)은 개별 리드프레임들의 어레이에 속한 개별 리드프레임 인스턴스에 해당한다. 리드프레임(502)은 내부 영역과 외부 영역을 포함하는 것으로 간주할 수 있다. 외부 영역은 집적 회로 패키지(500)의 패키지 바디(505)를 넘어 뻗어가는 리드(504)들을 포함한다. 제 1 다이(506)는 집적 회로 패키지(500)의 제 1 표면에서 노 출되는 표면을 가질 수 있다. 제 1 다이(506)는 다이 접합 패드(도시되지 않음)을 이용하거나 이용하지 않으면서, 리드프레임(502)에 부착될 수 있다. 제 1 다이(506)는 와이어 본드(510)를 이용하여 리드프레임(502)에 전기적으로 연결된다(단계 306). 제 1 다이(506) 위에 제 2 다이(508)가 적층된다. 제 2 다이(508)는 접착제나 다이 접합 패드에 의해 제 1 다이(506)에 부착될 수 있다. 제 2 다이(508)는 와이어 본드(511)를 이용하여 리드프레임(502)에 전기적으로 연결된다(단계 306). 몰딩 화합물(512)이 패키지 바디(505)를 형성하고 리드프레임(502)의 내부 영역, 제 1 다이(506), 제 2 다이(508), 그리고 와이어 본드(510, 511)를 캡슐화한다(단계 308). 그후, 리드프레임(502)의 리드(504) 상에 납땜볼(514)이 제공된다. 집적 회로 패키지(500)는 어레이 방식으로 동시에 형성될 수 있는 단일 인스턴스를 표현하며, 이 인스턴스는 과정 종료시 싱귤레이팅되어, 개별 집적 회로 패키지들을 형성한다(단계 312).
집적 회로 패키지(500) 내에서 다이(506, 508)(및 그외 다른 추가적 다이들)를 적층하는 데에는 여러가지 대안의 방식들이 사용될 수 있다. 예를 들어, 2004년 6월 3일자 국제특허출원 --------- "Integrated Circuit Package Having Stacked Integrated Circuits and Method Therefor"에 소개된 기술이나 접근법이 사용될 수 있고, 그 내용은 본원에서 참고로 인용된다.
한 구현예에서, 집적 회로 패키지(500)는 비휘발성 메모리 집적 회로 패키지에 속한다. 집적 회로 패키지(500) 내의 다이들은 동일 기능을 가질 수도 있고 서로 다른 기능을 가질 수도 있다. 예를 들어, 두 다이 모두 메모리 칩에 속할 수 있 고, 다른 경우로는, 한개의 다이는 메모리 칩, 다른 한개의 다이는 컨트롤러 칩에 속할 수 있다.
도 6은 발명의 한 실시예에 따른 집적 회로 패키지들의 조립된 적층 배열(600)의 측면도이다. 적층되는 집적 회로 패키지들은 가령, 도 2A에 도시되는 집적 회로 패키지들이다. 적층 배열(600)은 기판(602) 상에 집적 회로 패키지들의 스택을 형성한다. 한 실시예에서, 기판(602)은 인쇄 회로 보드(PCB)이다. 또다른 실시예에서, 기판(602)은 플렉스 테이프(Flex Tape)이다. 기판(602)의 윗면은 기판(602) 윗면에 위치한 집적 회로 패키지들에게 연결하는 데 사용되는 도전성 트레이스들을 포함한다.
적층 배열(600)은 제 1 집적 회로 패키지(604)와 제 2 집적 회로 패키지(610)를 포함한다. 제 1 집적 회로 패키지(604)는 제 1 리드(606)들과 제 1 납땜볼(608)들을 포함하고, 제 2 집적 회로 패키지(610)는 제 2 리드(612)들과 제 2 납땜볼(614)들을 포함한다. 제 1 집적 회로 패키지(604)의 제 1 리드(606)들은 제 1 납땜볼(608)을 통해 기판(602)의 도전성 트레이스에 연결된다. 제 2 집적 회로 패키지(610)는 제 1 집적 회로 패키지(604) 위에 적층된다. 본 실시예에서, 제 2 집적 회로 패키지(610)는 제 1 집적 회로 패키지(604)와 동일한 물리적 크기를 가진다. 제 2 집적 회로 패키지(610)가 제 1 집적 회로 패키지(604) 위에 적층될 때, 제 1 집적 회로 패키지(604)의 제 1 리드(606)의 해당부에 제 2 집적 회로 패키지(610)의 제 2 리드(612)의 해당부를 연결하는 데 제 2 납땜볼(614)이 사용된다. 따라서, 제 1, 2 집적 회로 패키지(604, 610)들의 리드들이 제 2 납땜볼(614)에 의해 서로 전기적으로 연결되며, 제 1 납땜볼(608)을 통해 기판 위 해당 도전성 트레이스에 또한 연결된다.
집적 회로 패키지(604, 610)들을 기판(602)에 대해 적층시키는 적층 배열(600)은 다양한 전자 소자에 사용될 수 있다. 전자 소자가 소형으로 유지될 때, 따라서, 적층된 집적 회로 패키지들의 두께를 얇게 유지하고자할 때, 적층 배열(600)이 특히 유용하다. 예를 들어, 전자 소자가 메모리 카드일 수 있다. 메모리 카드의 경우에, 제 1, 2 집적 회로 칩 패키지(604, 610)들은 메모리 칩 패키지로서, 서로 위에 적층될 때, (602) 윗면에 추가적인 면적을 소비하지 않으면서 메모리 용량을 두배로 하는 능력을 제공하면서도, 적층형 집적 회로 패키지들의 높이를 얇게 유지할 수 있다.
도 7A는 발명의 또다른 실시예에 따른 집적 회로 패키지(700)의 평면도이다. 도 7B는 도 7A에 도시된 또다른 집적 회로 패키지(700)의 측면도이다. 집적 회로 패키지(700)는 납땜 불가능 영역들이 몰딩 화합물로 형성될 때 도 1A, 1B, 2A에 도시된 집적 회로 패키지(100, 200)의 한 실시예를 나타낸다. 집적 회로 패키지(700)의 패키지 하우징(702)으로부터 다수의 도전성 리드(704)들이 외부로 뻗어나간다. 그러나 본 실시예에서, 패키지 하우징(702)을 형성하는 몰딩 화합물이 도전성 리드(704)들의 납땜 불가능 영역 위에 또한 제공된다. 이러한 추가적인 몰딩 화합물은 패키지 하우징(702)과 일체형으로 또는 딱붙어서 제공되고 동시에 공급되어서, 패키지 하우징(702)이 형성될 때 몰딩 화합물(706)이 형성되게 된다. 처음에 몰딩 화합물이 도전성 리드(704) 전체 위에 제공되는 경우에는, 도전성 리드(704)의 납땜 가능 영역을 노출시키도록 (가령, 에칭 처리 등에 의해) 몰딩 화합물이 제거되어야 한다. 도전성 리드(704)들의 납땜 불가능 영역 위의 몰딩 화합물 두께는 가령, 0.2-0.3 mm일 수 있다. 또한 본 실시예에서, 납땜 블록(708)들이 도전성 리드(704)의 납땜 가능 영역에 부착된다. 납땜 블록(708)은 타실시예에서 납땜볼이 사용될 때처럼 그 높이를 유지할 수 있다. 집적 회로 패키지(700)는 집적 회로(100)처럼 적층가능하다.
상술한 납땜볼과 납땜 블록들을 일반적으로 표현하자면 납땜 소자나 납땜 증착물이다. 납땜 소자나 증착물의 기하학적 형태는 응용분야마다 바뀔 수 있다. 납땜 소자나 납땜 증착물의 기하학적 형태는, 가령, 한개의 블록과 한개의 볼을 포함할 수 있다. 납땜볼을 이용한 실시예들이 대신에 납땜 블록을 이용할 수 있으며, 그 역도 마찬가지다. "납땜볼"이라는 표현은 순수한 볼 형태를 강제하는 것은 아니다. 가령, 납땜볼이 원형, 구형, 반구형, 또는 반구미만형의 형태를 취할 수 있다.
본 발명에 따른 집적 회로 패키지들이 메모리 시스템에 사용될 수 있다. 본 발명은 상술한 바와 같이 메모리 시스템을 포함하는 전자 시스템에 추가적으로 관계할 수 있다. 메모리 시스템들은 다양한 전자 제품에 사용하도록 디지털 데이터를 저장하는 데 자주 사용된다. 어떤 경우에 전자 시스템으로부터 메모리 시스템이 제거될 수 있고, 따라서 저장된 디지털 데이터는 휴대형의 속성을 가진다. 이 메모리 시스템을 메모리 카드라 부른다. 발명에 따른 메모리 시스템들은 비교적 작은 폼 팩터(form factor)를 가질 수 있고, 카메라, 노트북 컴퓨터, 네트워크 카드, 네트워크 장치, 셋탑박스, 휴대형 오디오 플레이어/레코더(가령, MP3 플레이어), 그리 고 의료용 모니터 기기 등과 같은 전자 제품용으로 디지털 데이터를 저장하는 데 사용될 수 있다. 메모리 카드의 예로는 PC 카드(과거엔 PCMCIA 소자), 플래시 카드, 플래시 디스크, 멀티미디어 카드, ATA 카드를 포함한다. 한 예로서, 메모리 카드는 데이터를 저장하기 위해 플래시나 EEPROM 형 메모리 셀들을 이용할 수 있다. 일반적으로, 메모리 시스템은 메모리 카드뿐 아니라 메모리 스틱이나 그외 다른 반도체 메모리 프로덕트에도 관계한다.
본 발명의 장점은 수없이 많다. 여러 다른 실시예나 구현예들은 다음 중 한가지 이상의 장점을 도출할 수 있다. 한가지 장점은 얇은 집적 회로 패키지들을 적층형으로 만들 수 있다는 점이다. 또다른 장점은 저렴한 비용으로 집적 회로 패키지들의 스택을 구현할 수 있고 집적 회로 패키지를 적층하는 데 전용 커넥터나 모듈이 필요하지 않다는 점이다. 발명의 또한가지 장점은 메모리 스토리지를 함께 제공하는 집적 회로 패키지들을 적층함으로서 고밀도 메모리 제품을 얻을 수 있다는 점이다.

Claims (34)

  1. 적층가능한 집적 회로 패키지에 있어서, 상기 집적 회로 패키지는,
    - 내부 영역과 외부 영역을 구비한 리드프레임으로서, 상기 외부 영역은 다수의 도전성 리드들을 구비하고, 각각의 도전성 리드는 납땜 가능 영역과 납땜 불가능 영역을 구비하는 바의 상기 리드프레임,
    - 상기 리드프레임의 내부 영역에 전기적으로 연결되는 한개 이상의 다이, 그리고
    - 상기 리드프레임의 내부 영역과 상기 한개 이상의 다이를 둘러싸는 인캡슐런트 물질(encapsulant material)로서, 노출되는 상기 리드프레임의 외부 영역에서 도전성 리드의 납땜 가능 영역을 이용하여 상기 적층가능한 집적 회로 패키지를 형성하는 바의 상기 인캡슐런트 물질
    을 포함하는 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  2. 제 1 항에 있어서, 상기 납땜 불가능 영역이 전기전도성인 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  3. 제 1 항에 있어서, 상기 납땜 불가능 영역 내의 각각의 도전성 리드는 상기 리드프레임의 상기 도전성 리드의 납땜가능한 도전성 베이스 물질 위에 제공되는 납땜 불가능 물질층을 가지는 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  4. 제 3 항에 있어서, 상기 납땜 불가능 물질층의 납땜 불가능 물질이 납땜 불가능한 금속인 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  5. 제 4 항에 있어서, 상기 납땜 불가능한 금속이 한개 이상의 금속 합금을 포함하는 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  6. 제 4 항에 있어서, 상기 납땜 불가능한 금속이 알루미늄, 구리, 니켈 중에서 한가지 이상을 포함하는 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  7. 제 3 항에 있어서, 상기 납땜 불가능 물질층의 납땜 불가능 물질이 전기 절연체인 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  8. 제 3 항에 있어서, 상기 납땜 불가능 물질층의 납땜 불가능 물질이 유기물인 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  9. 제 7 항에 있어서, 상기 전기 절연체가 상기 인캡슐런트 물질인 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  10. 제 1 항에 있어서, 상기 리드프레임의 외부 영역에서 상기 도전성 리드의 납 땜 불가능 영역이 노출되지 않으면서 상기 인캡슐런트 물질에 의해 덮히는 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  11. 제 1 항에 있어서, 상기 도전성 리드 각각은 윗면과 아랫면을 가지며,
    상기 윗면과 아랫면은 납땜 가능 영역과 납땜 불가능 영역을 구비하는 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  12. 제 1 항에 있어서, 상기 도전성 리드 각각은 윗면과 아랫면을 가지며,
    상기 도전성 리드의 상기 납땜 불가능 영역과 납땜 가능 영역은 상기 도전성 리드의 윗면과 아랫면에 모두 적용되는 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  13. 제 1 항에 있어서, 상기 적층가능한 집적 회로 패키지는 도전성 리드 각각의 납땜 가능 영역에 제공되는 납땜 증착물을 추가로 포함하는 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  14. 제 13 항에 있어서, 상기 도전성 리드 각각의 납땜 불가능 영역은 도전성 리드 각각의 납땜 가능 영역 내로 상기 납땜 증착물을 국한시키는 기능을 하는 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  15. 제 13 항에 있어서, 상기 납땜 증착물들은 공이나 구, 또는 공이나 구의 일부분의 형태를 취하는 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  16. 제 13 항에 있어서, 상기 집적 회로 패키지가 리드프레임 칩 스케일 패키지인 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  17. 제 1 항 내지 16 항 중 어느 한 항에 있어서, 상기 집적 회로 패키지의 두께가 1.5 mm 보다 작거나 같은 것을 특징으로 하는 적층가능한 집적 회로 패키지.
  18. 비휘발성 데이터 스토리지를 제공하는 메모리 카드로서,
    상기 메모리 카드는 적층가능한 제 1 집적 회로 패키지와 적층가능한 제 2 집적 회로 패키지를 포함하며,
    상기 제 1 집적 회로 패키지는 윗면과 아랫면을 구비하고, 상기 제 1 집적 회로 패키지는,
    - 내부 영역과 외부 영역을 구비한 제 1 리드프레임으로서, 상기 외부 영역은 다수의 도전성 리드들을 구비하고, 상기 도전성 리드 각각은 납땜 불가능 영역과 납땜 가능 영역을 구비하는 바의 상기 제 1 리드프레임,
    - 상기 제 1 리드프레임의 내부 영역에 전기적으로 연결되는 한개 이상의 다이,
    - 상기 제 1 리드프레임의 내부 영역과 상기 한개 이상의 다이를 둘러싸는 인캡슐런트 물질(encapsulant material)로서, 노출되는 상기 제 1 리드프레임의 외부 영역에서 도전성 리드들의 납땜 가능 영역을 이용하여 적층가능한 상기 제 1 집적 회로 패키지를 형성하는 바의 상기 인캡슐런트 물질, 그리고
    - 도전성 리드 각각의 납땜 가능 영역에 제공되는 제 1 납땜볼
    을 포함하며,
    상기 제 2 집적 회로 패키지는 윗면과 아랫면을 구비하고, 상기 제 2 집적 회로 패키지는,
    - 내부 영역과 외부 영역을 구비한 제 2 리드프레임으로서, 상기 외부 영역은 다수의 도전성 리드들을 구비하고, 상기 도전성 리드 각각은 납땜 불가능 영역과 납땜 가능 영역을 구비하는 바의 상기 제 2 리드프레임,
    - 상기 제 2 리드프레임의 내부 영역에 전기적으로 연결되는 한개 이상의 다이,
    - 상기 제 2 리드프레임의 내부 영역과 상기 한개 이상의 다이를 둘러싸는 인캡슐런트 물질(encapsulant material)로서, 노출되는 상기 제 2 리드프레임의 외부 영역에서 도전성 리드들의 납땜 가능 영역을 이용하여 적층가능한 상기 제 2 집적 회로 패키지를 형성하는 바의 상기 인캡슐런트 물질, 그리고
    - 도전성 리드 각각의 납땜 가능 영역에 제공되는 제 2 납땜볼
    을 포함하며, 이때, 상기 제 2 집적 회로 패키지는 상기 제 1 집적 회로 패키지 상에 적층되며, 상기 제 2 납땜볼은 상기 제 2 집적 회로 패키지의 도전성 리드들을 상기 제 1 집적 회로 패키지의 도전성 리드들 중 대응하는 리드에 전기적으 로 연결하는 것을 특징으로 하는 메모리 카드.
  19. 제 18 항에 있어서,
    상기 메모리 카드는 신호 트레이스들을 구비한 기판을 추가로 포함하고,
    상기 제 1 납땜볼들은 상기 제 1 집적 회로 패키지의 도전성 리드들을 상기 기판의 상기 신호 트레이스들에 전기적으로 연결하는 것을 특징으로 하는 메모리 카드.
  20. 제 18 항 또는 19 항에 있어서, 상기 제 1, 2 집적 회로 패키지들이 동일 크기 및 동일 기능을 가지는 것을 특징으로 하는 메모리 카드.
  21. 제 18 항 또는 19 항에 있어서, 상기 제 1, 2 집적 회로 패키지들이 동일한 것을 특징으로 하는 메모리 카드.
  22. 적층가능한 집적 회로 패키지를 제작하는 방법으로서, 상기 방법은,
    - 다수의 도전성 리드들을 구비한 금속 리드프레임을 제공하고,
    - 상기 금속 리드프레임의 내부 영역에 제 1 다이를 부착하며,
    - 도전성 링크를 이용하여 상기 금속 리드프레임의 외부 영역에 상기 제 1 다이를 전기적으로 연결하고,
    - 상기 금속 리드프레임의 외부 영역에 위치한 도전성 리드들의 주변부가 캡 슐화되지 않도록, 상기 제 1 다이, 상기 도전성 링크, 그리고 금속 리드프레임의 일부분을 캡슐화하며(캡슐화 단계), 그리고
    - 상기 금속 리드프레임의 외부 영역에서 상기 도전성 리드 각각에 납땜 증착물을 부착하는
    단계들을 포함하는 것을 특징으로 하는 적층가능한 집적 회로 패키지 제작 방법.
  23. 제 22 항에 있어서, 상기 도전성 링크들이 와이어 본드인 것을 특징으로 하는 적층가능한 집적 회로 패키지 제작 방법.
  24. 제 22 항에 있어서, 상기 도전성 링크들이 납땜볼인 것을 특징으로 하는 적층가능한 집적 회로 패키지 제작 방법.
  25. 제 22 항에 있어서, 각각의 도전성 리드가 도전성 리드의 주변부에 납땜 불가능 영역과 납땜 가능 영역을 구비하는 것을 특징으로 하는 적층가능한 집적 회로 패키지 제작 방법.
  26. 제 25 항에 있어서, 각각의 도전성 리드의 납땜 불가능 영역이 상기 캡슐화 단계 중 형성되는 것을 특징으로 하는 적층가능한 집적 회로 패키지 제작 방법.
  27. 제 26 항에 있어서,
    상기 캡슐화 단계는 몰딩 물질로 캡슐화하는 과정을 포함하고,
    상기 캡슐화 단계 중, 도전성 리드의 주변부의 납땜 불가능 영역에 위치한 몰딩 물질이 도전성 리드의 이 부분을 납땜 불가능하게 하는 것을 특징으로 하는 적층가능한 집적 회로 패키지 제작 방법.
  28. 제 25 항 내지 27 항 중 어느 한 항에 있어서, 도전성 리드 각각의 납땜 불가능 영역은 상기 집적 회로 패키지를 형성하기 전에 금속 프레임 상에 형성되는 것을 특징으로 하는 적층가능한 집적 회로 패키지 제작 방법.
  29. 제 28 항에 있어서, 상기 도전성 리드 각각의 납땜 불가능 영역에 납땜 불가능 물질층이 형성되는 것을 특징으로 하는 적층가능한 집적 회로 패키지 제작 방법.
  30. 제 29 항에 있어서, 상기 납땜 불가능 물질층의 납땜 불가능 물질이 알루미늄, 니켈, 구리 중 한가지 이상인 것을 특징으로 하는 적층가능한 집적 회로 패키지 제작 방법.
  31. 제 22 항 내지 27 항 중 어느 한 항에 있어서, 상기 방법은,
    - 상기 캡슐화 단계 이전에, 상기 제 1 다이에 제 2 다이를 부착하고, 도전 성 링크를 이용하여 금속 리드프레임의 외부 영역에 상기 제 2 다이를 전기적으로 연결하는
    단계를 추가로 포함하는 것을 특징으로 하는 적층가능한 집적 회로 패키지 제작 방법.
  32. 제 22 항에 있어서, 상기 도전성 리드 각각에 대한 상기 납땜 증착물은 볼이나 구, 또는 볼이나 구의 일부분의 형태를 취하는 것을 특징으로 하는 적층가능한 집적 회로 패키지 제작 방법.
  33. 전자 소자에 있어서, 상기 전자 소자는,
    - 인쇄 회로 보드,
    - 돌출된 제 1 도전성 리드들을 구비한 적층가능한 제 1 집적 회로 패키지로서, 각각의 제 1 도전성 리드는 납땜 불가능 영역과 납땜 가능 영역을 구비하고, 각각의 제 1 도전성 리드의 납땜 가능 영역에는 제 1 납땜 증착물이 제공되는 바의 상기 제 1 집적 회로 패키지, 그리고
    - 돌출된 제 2 도전성 리드들을 구비한 적층가능한 제 2 집적 회로 패키지로서, 각각의 제 2 도전성 리드는 납땜 불가능 영역과 납땜 가능 영역을 구비하고, 각각의 제 2 도전성 리드의 납땜 가능 영역에는 제 2 납땜 증착물이 제공되는 바의 상기 제 2 집적 회로 패키지
    를 포함하며, 상기 제 1 집적 회로 패키지는 상기 인쇄 회로 보드 상에 장착 되고, 상기 제 1 납땜 증착물은 상기 제 1 집적 회로 패키지의 제 1 도전성 리드들을 상기 인쇄 회로 보드에 전기적으로 연결하는 데 사용되며,
    상기 제 2 집적 회로 패키지는 상기 제 1 집적 회로 패키지 상에 적층되고, 상기 제 2 납땜 증착물은 상기 제 2 집적 회로 패키지의 제 2 도전성 리드를 상기 제 1 집적 회로 패키지의 제 1 도전성 리드 중 해당 리드에 전기적으로 연결하는 데 사용되어, 상기 제 2 집적 회로 패키지의 제 2 도전성 리드들을 상기 제 1 집적 회로 패키지의 제 1 도전성 리드를 통해 상기 인쇄 회로 보드에 전기적으로 연결하는 것을 특징으로 하는 전자 소자.
  34. 제 23 항에 있어서, 상기 전자 소자가 메모리 카드인 것을 특징으로 하는 전자 소자.
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