KR20030049577A - 반도체 패키지의 적층방법 - Google Patents

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Abstract

본 발명은 볼 그리드 어레이 패키지의 크기를 소형화하여 다수개 적층할 수 있는 반도체 패키지의 적층방법에 관해 개시한다.
개시된 본 발명의 반도체 패키지의 제조방법은 상면에는 제 1 및 제 2몰딩체가 형성되고 하면에는 제 1 및 제 2도전성 볼이 부착되며, 측면으로는 연장된 형태의 제 1및 제 2연결부를 가진 제 1 및 제 2회로기판을 포함한 제 1 및 제 2패키지를 제공하는 단계와, 제 1 및 제 2몰딩체를 덮도록 제 1 및 제 2연결부를 폴딩시키는 단계와, 폴딩된 제 1연결부 상면에 제 2도전성 볼이 제거된 제 2회로기판의 저면을 부착시키는 단계를 포함한다.

Description

반도체 패키지의 적층방법{method for stacking semiconductor package}
본 발명은 반도체 패키지의 적층방법에 관한 것으로서, 더욱 상세하게는 BGA(Ball Grid Array package) 타입의 반도체 패키지를 다 수개 적층할 수 있는 반도체 패키지의 적층방법에 관한 것이다.
전자기기들의 경박단소화 추세에 따라 그의 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 요인으로 대두되고 있으며, 또한 컴퓨터의 경우 기억 용량의 증가에 따른 대용량의 램(Random Access Memory ; RAM) 및 프레쉬 메모리(Flash Memory)와 같이 칩의 크기는 자연적으로 증대되지만 패키지는 상기의 요건에 따라 소형화되는 경향으로 연구되고 있다.
한편, 패키지의 크기를 소형화할 수 있는 여러 타입의 패키지 중의 하나로 패키지 하부에 도전 성볼을 부착시키는 볼 그리드 어레이 패키지를 들 수 있는 데, 상기 볼 그리드 어레이 패키지는 기판의 이면에 구형의 솔더 볼(solder ball) 등의 도전성 볼을 소정의 상태로 배열하여 아우터 리드(outer lead) 대신으로 사용하게 되며, 패키지 몸체 면적을 QFP(Quad Flat Package) 타입보다 작게 할 수 있고, QFP와는 달리 리드의 변형이 없는 장점이 있다.
상기 장점을 가진 볼 그리드 어레이 패키지의 제작 과정을 알아보면 다음과 같다. 먼저, 웨이퍼 상면에 집적회로를 형성하는 FAB(Fabrication)공정이 끝난 상태에서 웨이퍼에 형성된 반도체 칩을 개별적으로 분리하기 위한 쏘잉(sawing)을 실시한다.
그 다음, 내부에 배선이 형성된 회로기판이 공정에 투입됨에 따라 회로기판 상면에 접착제를 도포하여 절단된 반도체 칩을 본딩시키게 되며, 칩 본딩이 끝난 후에는 반도체 칩에 형성된 본딩패드와 회로기판 상의 소정의 배선 사이를 와이어를 이용하여 서로 전기적으로 연결시키는 와이어 본딩을 실시하게 된다.
그리고, 와이어 본딩이 완료된 후에는 반도체 칩을 EMC(Epoxy Molding Compound)로 봉지하는 몰딩 공정을 수행하게 되며, 몰딩이 완료된 다음에는 상기 회로기판 저면에 솔더 볼을 부착시킨 다음, 열처리 공정인 리플로우(Reflow)를 수행하여 솔더 볼을 패키지 본체에 견고히 고정시키고 나서 테스트를 통해 볼 그리드 어레이 패키지 제작을 완료한다.
도 1은 종래 기술에 따른 적층된 볼 그리드 어레이 패키지의 단면도이다.
상기 완료된 볼 그리드 어레이 패키지(10)의 용량을 늘리기 위해서는 상기 패키지(10)에 상기 공정을 통해 완성된 또 다른 패키지 단품(20)과 단품(30)을, 도 1에 도시된 바와 같이, 다수 적층 및 연결하여 사용할 수 있다. 이때, 상기 연결 공정은 상기 솔더볼 어레이 패키지 단품(10)(20)(30) 제작 시, 회로기판 길이를 패키지 몸체보다 길게 설계하여 상기 여분의 회로기판 부위에 솔더 볼(40)을 부착시킴으로써 상기 솔더볼 어레이 패키지 단품(10)(20)(30)들을 고정시킨다.
그러나, 종래의 기술에서는 회로기판 길이가 몰딩체에 비해 길게 연장된 형태로 설계됨에 따라 측면으로의 공간을 많이 차지하는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 볼 그리드 어레이 패키지의 크기를 소형화하여 다수개 적층할 수 있는 반도체 패키지의 적층방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 적층된 볼 그리드 어레이 패키지의 단면도.
도 2a 내지 도 2c는 본 발명의 제 1실시예에 따른 반도체 패키지를 제조하기 위한 적층순서도.
도 3a 내지 도 3c는 본 발명의 제 2실시예에 따른 반도체 패키지를 제조하기 위한 적층순서도.
상기 목적을 달성하기 위한 본 발명의 반도체 패키지의 적층방법은 상면에는 제 1 및 제 2몰딩체가 형성되고 하면에는 제 1 및 제 2도전성 볼이 부착되며, 측면으로는 연장된 형태의 제 1및 제 2연결부를 가진 제 1 및 제 2회로기판을 포함한 제 1 및 제 2패키지를 제공하는 단계와, 제 1 및 제 2몰딩체를 덮도록 제 1 및 제 2연결부를 폴딩시키는 단계와, 폴딩된 제 1연결부 상면에 제 2도전성 볼이 제거된 제 2회로기판의 저면을 부착시키는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명의 제 1실시예에 따른 반도체 패키지를 제조하기 위한 적층순서도이다.
본 발명의 제 1실시예에 따른 반도체 패키지의 적층방법은, 도 2a에 도시된 바와 같이, 먼저 제 1 볼그리드 어레이 패키지(100)를 제공한다. 이때, 제 1볼그리드 어레이 패키지(100)은 상면에는 반도체 칩(미도시)이 몰딩된 제 1몰딩체(104)가 형성되고 저면에는 제 1도전성 볼(106)이 부착되며 일측면에는 연장된 형태의 제 1연결부(103)를 가진 제 1회로기판(102)를 포함한 구조를 가진다.
이어서, 도 2b에 도시된 바와 같이, 상기 제 1연결부(103)를 폴딩(folding)하여 제 1몰딩체(104)의 일측면 및 상면 전체를 덮는 후, 상기 구조의 제 1볼 그리드 어레이 패키지(100)에 테스트를 실시한다. 이때, 상기 제 1몰딩체(104)와 폴딩된 제 1연결부(103) 사이에는 에폭시(epoxy)(미도시)를 개재시키어 부착력을 향상시킨다.
그 다음, 도 2c에 도시된 바와 같이, 상기 제 2볼그리드 어레이 패키지(200) 및 제 3볼그리드 어레이 패키지(300)의 제 2 및 제 3연결부(203)(303)를 폴딩시키어 제 2및 제 3몰딩체(204)(304)의 일측면 및 상면 전체를 감싼 후, 상기 구조의 제 2및 제 3볼그리드 어레이 패키지(200)(300)에 테스트를 실시한다. 이때, 상기 제 2및 제 3볼그리드 어레이 패키지(200)(300)은, 제 1볼그리드 어레이 패키지와 동일한 구조로, 반도체 칩(미도시)이 몰딩된 제 2및 제 3몰딩체(204)(304)가 형성되고 저면에는 제 2및 제 3도전성 볼(206)(306)이 부착되며 일측면에는 연장된 형태의 제 2및 제 3연결부(203)(303)를 가진 제 2및 제 3회로기판(202)(302)를 포함한 구조를 가진다. 또한, 제 1,제 2 및 제 3연결부의 재질로는 도전성 테이프(conductive tape)를 사용한다.
이 후, 상기 테스트가 완료된 제 2 및 제 3볼그리드 어레이 패키지 (200) (300)의 제 2 및 제 3도전성 볼(206)(306)을 제거한다.
이어서, 상기 제 1볼그리드 어레이 패키지(100)의 폴딩된 제 1연결부(103) 상에 제 2볼그리드 어레이 패키지(200)의 제 2회로기판(202)을 적층하고 나서, 마찬가지의 방법으로, 상기 제 2볼그리드 어레이 패키지(200)의 폴딩된 제 2연결부(203) 상에 제 3볼그리드 어레이 패키지(300)의 제 3회로기판(302)을 적층 한다. 이때, 상기 폴딩된 제 1및 제 2연결부(103)(203)와 제 2및 제 3회로기판(202)(302)의 저면 사이에 솔더 페이스트(solder paste), ACF(Antisotropic Conductive Film) 또는 ACP(Anisotropic Conductive Paste) 중 어느 하나의 접착제(400)을 개재시킴으로써 제 1, 제 2 및 제 3볼그리드 어레이 패키지(100)(200)(300) 간의 부착력을 향상시킨다.
도 3a 내지 도 3c는 본 발명의 제 2실시예에 따른 반도체 패키지를 제조하기 위한 적층순서도이다.
본 발명의 제 2실시예에 따른 반도체 패키지의 적층방법은 본 발명의 제 1실시예와 동일하나, 도 3a에 도시된 바와 같이, 제 1 볼그리드 어레이 패키지(100)의 제 1연결부(103a)(103b)가 양측면에 연장된 형태를 가진다. 따라서, 도 3b에 도시된 바와 같이, 상기 형태를 가진 제 1연결부(103a)(103b)를 폴딩시키어 제 1회로기판(102)의 양측면 및 상면을 덮는다.
또한, 도 3c에 도시된 바와 같이, 상기와 동일한 방법으로 제 2볼그리드 어레이 패키지(200) 및 제 3볼그리드 어레이 패키지(300)의 제 2 및 제 3연결부(203a)(203b)(303a)(303b)를 폴딩시키어 제 2및 제 3몰딩체(204)(304)의 양측면 및 상면을 덮는다.
이어서, 상기 제 1볼그리드 어레이 패키지(100)의 폴딩된 제 1연결부(103a)(103b) 상에 제 2볼그리드 어레이 패키지(200)의 제 2회로기판(202)을 적층하고 나서, 마찬가지의 방법으로, 상기 제 2볼그리드 어레이 패키지(200)의 폴딩된 제 2연결부(203a)(203b) 상에 제 3볼그리드 어레이 패키지(300)의 제 3회로기판(302)을 적층한다.
본 발명의 제 1 및 제 2실시예에서는 볼 그리드 어레이 패키지 단품을 3층으로 적층시킨 것을 예로 하여 설명하였지만, 3층 그 이상으로도 적층이 가능하다.
이상에서와 같이, 본 발명에서는 먼저 도전성 테이프를 사용하여 패키지의 측면 및 상면을 감싼 후, 상기 구조를 가진 다수의 패키지를 각각 적층함으로써 패키지가 차지하는 부피를 효과적으로 줄일 수 있다. 따라서, 동일 부피 내에 보다 많은 패키지를 적층할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 상면에는 제 1 및 제 2몰딩체가 형성되고 하면에는 제 1 및 제 2도전성 볼이 부착되며, 측면으로는 연장된 형태의 제 1및 제 2연결부를 가진 제 1 및 제 2회로기판을 포함한 제 1 및 제 2패키지를 제공하는 단계와,
    상기 제 1 및 제 2몰딩체를 덮도록 상기 제 1 및 제 2연결부를 폴딩시키는 단계와,
    상기 폴딩된 제 1연결부 상면에 상기 제 2도전성 볼이 제거된 제 2회로기판의 저면을 부착시키는 단계를 포함한 것을 특징으로 하는 반도체 패키지의 적층방법.
  2. 제 1항에 있어서, 상기 제 1 및 제 2연결부는 상기 제 1 및 제 2회로기판의 일측에 형성하는 것을 특징으로 하는 반도체 패키지의 적층방법.
  3. 제 1항에 있어서, 상기 폴딩단계에서 상기 제 1 및 제 2연결부는 상기 제 1 및 제 2몰딩체의 측면 전부 및 상면의 일부를 덮는 것을 특징으로 하는 반도체 패키지의 적층방법.
  4. 제 1항에 있어서, 상기 제 1 및 제 2연결부는 상기 제 1 및 제 2회로기판의 양측에 형성하는 것을 특징으로 하는 반도체 패키지의 적층방법.
  5. 제 1항에 있어서, 상기 폴딩단계에서 상기 제 1 및 제 2연결부는 상기 제 1 및 제 2몰딩체의 측면 및 상면을 전부 덮는 것을 특징으로 하는 반도체 패키지의 적층방법.
  6. 제 1항에 있어서, 상기 제 1 및 제 2몰딩체와 상기 폴딩된 제 1 및 제 2연결부 사이에 솔더 페이스트, ACF 또는 ACP중 어느 하나를 개재시키는 것을 특징으로 하는 반도체 패키지의 적층방법.
  7. 제 1항에 있어서, 상기 폴딩 공정 후에, 상기 제 2도전성 볼을 제거하는 단계를 추가하는 것을 특징으로 하는 반도체 패키지의 적층방법.
  8. 제 1항에 있어서, 상기 제 1,제 2 및 제 3연결부는 도전성 테이프인 것을 특징으로 하는 반도체 패키지의 적층방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744151B1 (ko) * 2006-09-11 2007-08-01 삼성전자주식회사 솔더 넌-엣 불량을 억제하는 구조의 패키지 온 패키지
KR100780691B1 (ko) * 2006-03-29 2007-11-30 주식회사 하이닉스반도체 폴딩 칩 플래나 스택 패키지

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0669279A (ja) * 1992-08-18 1994-03-11 Nippon Steel Corp 半導体装置の実装構造
US5646446A (en) * 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
KR980012334A (ko) * 1996-07-24 1998-04-30 김광호 적층형 반도체 칩 패키지와 그 제조방법
US6225688B1 (en) * 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6014316A (en) * 1997-06-13 2000-01-11 Irvine Sensors Corporation IC stack utilizing BGA contacts
US6028365A (en) * 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication
KR20030029743A (ko) * 2001-10-10 2003-04-16 삼성전자주식회사 플랙서블한 이중 배선기판을 이용한 적층 패키지

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780691B1 (ko) * 2006-03-29 2007-11-30 주식회사 하이닉스반도체 폴딩 칩 플래나 스택 패키지
US7397115B2 (en) 2006-03-29 2008-07-08 Hynix Semiconductor Inc. Folding chip planar stack package
KR100744151B1 (ko) * 2006-09-11 2007-08-01 삼성전자주식회사 솔더 넌-엣 불량을 억제하는 구조의 패키지 온 패키지

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