KR20030029743A - 플랙서블한 이중 배선기판을 이용한 적층 패키지 - Google Patents

플랙서블한 이중 배선기판을 이용한 적층 패키지 Download PDF

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KR20030029743A
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Abstract

본 발명은 플랙서블한 이중 배선기판을 이용한 적층 패키지에 관한 것으로, 이중 배선기판을 이용하여 CSP 형태의 베이스 패키지와 단위 패키지를 적층하기 위해서, 플랙서블한 소재의 폴리이미드 테이프의 양면에 배선패턴이 형성된 이중 배선기판이 반도체 칩의 활성면과 배면을 감싸도록 부착하고. 반도체 칩의 활성면에 부착된 이중 배선기판에 형성되는 접속 단자에 대응되는 반도체 칩의 배면에 부착된 이중 배선기판에 적층 패드가 형성된 단위 패키지들을 3차원으로 적층한 적층 패키지를 제공한다. 이때, 피적층되는 단위 패키지의 접속 단자에 적층되는 새로운 단위 패키지의 적층 패드가 정렬 접합되어 적층이 이루어진다.

Description

플랙서블한 이중 배선기판을 이용한 적층 패키지{Stack package using flexible double wiring substrate}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 플랙서블한 이중 배선기판을 이용하여 칩 스케일 패키지 형태의 다수의 패키지를 적층한 적층 패키지에 관한 것이다.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이며, 이에 따라 근래에 개발된 패키지 중의 하나가 볼 그리드 어레이(Ball Grid Array; BGA) 패키지이다. BGA 패키지는 통상적인 플라스틱 패키지에 비하여, 모기판(mother board)에 대한 실장 면적을 축소시킬 수 있고, 전기적 특성이 우수하다는 장점들을 갖고 있다.
BGA 패키지는 통상적인 플라스틱 패키지와 달리 리드 프레임 대신에 인쇄회로기판을 사용한다. 인쇄회로기판은 반도체 칩이 접착되는 면의 반대쪽 전면을 솔더 볼(solder ball)들의 형성 영역으로 제공할 수 있기 때문에, 모 기판에 대한 실장 밀도 면에서 유리한 점이 있다. 그러나, 인쇄회로기판의 크기를 축소하는 데는 근본적으로 한계를 안고 있다. 즉, 반도체 칩의 실장을 위하여 회로 배선이 형성되지 않은 영역을 필요로 하기 때문에, 인쇄회로기판의 크기는 여전히 반도체 칩의 크기보다 클 수밖에 없다. 이러한 사정에서 제안된 것이 소위 칩 크기의 패키지(Chip Scale Package; CSP)이다.
CSP는 최근 몇 년 사이에 미국, 일본, 한국 등의 십수개의 회사로부터 여러 유형들이 소개되어 왔으며, 현재도 개발이 활발히 진행되고 있다. 대표적인 CSP 중의 하나가 유연성을 갖는 폴리이미드 테이프(polyimide tape)에 배선 패턴(circuit pattern)이 형성된 테이프 배선기판(tape circuit board)을 이용한 BGA 패키지이다. 테이프 배선기판과, 테이프 배선기판에 부착되는 반도체 칩 간의 전기적 연결 방법은 빔 리드 본딩(beam lead bonding) 방법과 와이어 본딩(wire bonding) 방법이 일반적으로 사용된다.
도 1은 와이어 본딩 방법으로 본딩된 CSP(100)를 보여주는 단면도이다. 도 1을 참조하면, 중심 부분에 소정의 길이로 윈도우(22; window)가 형성된 테이프 배선기판(20)의 하부면에 반도체 칩(10)이 부착되고, 반도체 칩(10)과 테이프 배선기판의 윈도우(22)에 노출된 배선 패턴(23)이 본딩 와이어(40; bonding wire)에 의해 전기적으로 접속된다. 테이프 배선기판의 윈도우(22)에 노출된 본딩 와이어(40)와, 반도체 칩(10)의 외곽은 액상의 봉합재(encapsulant)로 봉합되어 수지 봉합부(50)로 형성된다. 그리고, 테이프 배선기판(20)의 상부면에 형성된 접속 구멍(28; connect hole)을 통하여 노출된 배선 패턴(23) 부분에 접속 단자(60), 예컨대 솔더 볼(solder ball)이 접속된 구조를 갖는다.
한편, 테이프 배선기판(20)은 중심부분에 윈도우(22)가 형성된 폴리이미드 테이프(21)와, 폴리이미드 테이프(21)의 상부면에 형성된 배선 패턴(23)을 포함한다. 배선 패턴(23)은 윈도우(22)에 근접하게 형성되어 반도체 칩의 전극 패드(12)와 연결되는 기판 패드(24)와, 기판 패드(24)와 연결되며 접속 단자(60)가 형성되는 접속 패드(26)를 포함한다. 기판 패드(24)와, 접속 패드(26)를 제외한 폴리이미드 테이프(21)의 상부면은 포토솔더레지스트(Photo Solder Resist; PSR)로 이루어진 보호층(25; protecting layer)으로 덮여진다. 그리고, 폴리이미드 테이프(21)의 하부면에 반도체 칩(10)이 부착될 수 있도록 완충성을 갖는 탄성중합체(27; elastomer)가 개재된다.
전술된 바와 같은 하나의 반도체 칩을 패키징하는 CSP 이외에, 패키지의 크기를 줄이기 위해서 제안되어 온 여러 가지 방안 예를 들면, 반도체 칩 또는 패키지를 입체적으로 복수개 적층한 패키징 기술이 있다. 이와 같은 적층 패키징 기술에 의해 구현된 패키지를 통상적으로 적층 패키지(stack package)라 한다.
그런데, 통상적인 반도체 패키지를 적층한 적층 패키지의 경우, 신뢰성 검사를 거친 반도체 패키지를 활용하기 때문에, 적층 패키지로 구현된 이후에 불량율은 적지만 적층되는 반도체 패키지의 두께에 대응되게 적층 패키지의 두께가 두꺼워지는 문제점을 안고 있다. 반도체 칩을 적층하여 적층 패키지(적층 칩 패키지라고도 함)를 구현하는 경우, 적층 패키지의 박형화를 구현할 수는 있지만, 적층되는 반도체 칩에 대한 신뢰성이 검증되지 않았기 때문에, 적층 패키지로 구현된 이후에 불량율이 발생될 우려가 크다.
따라서, 전술된 바와 같은 CSP를 적층하여 적층 패키지를 구현할 수 있다면, 반도체 패키지를 적층하는 경우의 장점과 반도체 칩을 적층하는 경우의 장점을 모두 획득할 수 있을 것이다. 그러나, 전술된 바와 같은 CSP는 인쇄회로기판에 평면적으로밖에 실장할 수 없기 때문에, 적층 패키지로 구현하기가 용이하지 않다. 즉, CSP의 외부접속단자로서 활용할 수 있는 솔더 범프가 반도체 칩이 실장된 테이프 배선기판의 면에 반대되는 면에 형성되어 있고, 다른 접속 수단을 구비하고 있지 않기 때문에, 기존의 CSP의 구조로는 복수개의 CSP를 입체적으로 적층하는 것이 용이하지 않다.
따라서, 본 발명의 목적은 테이프 배선기판을 이용하는 CSP를 적층한 적층 패키지를 제공하는 데 있다.
본 발명의 다른 목적은 테이프 배선기판을 이용하는 CSP의 제조 공정을 그대로 활용하면서 구현할 수 있는 적층 패키지를 제공하는 데 있다.
도 1은 테이프 배선기판을 포함하는 전형적인 칩 스케일 패키지(CSP)로서, 테세라사의 μ-BGA 패키지의 한 예를 나타내는 단면도이다.
도 2는 본 발명의 실시예에 따른 플랙서블한 이중 배선기판을 이용한 적층 패키지를 보여주는 단면도이다.
도 3 내지 도 7은 도 2의 적층 패키지의 제조 단계를 보여주는 도면들로서,
도 3은 반도체 칩에 이중 배선기판이 부착된 상태를 보여주는 단면도,
도 4는 이중 배선기판을 접어 반도체 칩에 부착하여 제조된 적층 패키지용 단위 패키지를 보여주는 단면도,
도 5는 제 1 단위 패키지에 제 1 접속단자를 형성하는 단계를 보여주는 단면도,
도 6은 제 2 단위 패키지가 제 1 단위 패키지의 제 1 접속단자를 매개로 적층된 상태를 보여주는 단면도,
도 7은 적층된 제 1 및 제 2 단위 패키지가 베이스 패키지의 접속 단자를 매개로 적층된 상태를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10, 210 : 반도체 칩 20 : 테이프 배선기판
21, 221 : 폴리이미드 테이프 22, 222 : 윈도우
23, 223 : 배선 패턴 24, 224 : 기판 패드
25, 225 : 보호층 26, 226 : 접속 패드
27, 227 : 탄성중합체 40, 240 : 본딩 와이어
50, 250 : 수지 봉합부 60, 160, 260 : 접속 단자
100 : 칩 스케일 패키지(CSP) 200 : 베이스 패키지
220 : 양면 배선기판 228 : 비아
300 : 단위 패키지 400 : 적층 패키지
상기 목적을 달성하기 위하여, 플랙서블한 소재의 폴리이미드 테이프의 양면에 배선패턴이 형성된 이중 배선기판이 반도체 칩의 활성면과 배면을 감싸도록 부착하고. 반도체 칩의 활성면에 부착된 이중 배선기판에 형성되는 접속 단자에 대응되는 반도체 칩의 배면에 부착된 이중 배선기판에 적층 패드가 형성된 단위 패키지들을 3차원으로 적층한 적층 패키지를 제공한다. 이때, 피적층되는 단위 패키지의 접속 단자에 적층되는 새로운 단위 패키지의 적층 패드가 정렬 접합되어 적층이 이루어진다.
본 발명에 따른 단위 패키지는, (a) 활성면의 중심 부분을 따라서 복수개의 전극 패드가 형성된 반도체 칩과; (b) 상기 전극 패드가 형성된 부분을 제외한 상기 반도체 칩의 외곽을 둘러싸는 이중 배선기판으로, (b1) 상기 전극 패드가 형성된 부분에 대응되게 윈도우가 형성된 플랙서블한 폴리이미드 테이프와, (b2) 상기 반도체 칩의 활성면에 대응되는 상기 폴리이미드 테이프의 상부면에 형성된 상부 배선패턴으로, 상기 윈도우에 근접하게 형성된 기판 패드와, 상기 기판 패드와 연결된 접속 패드를 갖는 상부 배선 패턴과, 상기 기판 패드와 접속 패드를 제외한 상기 상부 배선 패턴을 덮는 보호층과, 상기 상부 배선 패턴과 연결되며 상기 반도체 칩의 배면에 대응되는 상기 폴리이미드 테이프의 하부면에 형성된 하부 배선 패턴으로, 상기 접속 패드에 대응되는 위치에 형성된 적층 패드를 갖는 하부 배선 패턴과, (b3) 상기 폴리이미드 테이프의 하부면에 부착되어 상기 반도체 칩의 외측면에 부착시키는 탄성중합체를 포함하는 이중 배선기판과; (c) 상기 윈도우를 통하여 상기 반도체 칩의 전극 패드와 상기 이중 배선기판의 기판 패드를 전기적으로연결하는 복수개의 본딩 와이어와; (d) 상기 전극 패드와 본딩 와이어를 외부로부터 보호하기 위해서 상기 윈도우와 기판 패드를 액상의 봉합재로 봉합하여 형성한 수지 봉합부; 및 (e) 상기 접속 패드에 각각 형성된 복수개의 접속단자;를 포함한다.
본 발명의 바람직한 실시 양태에 있어서, 통상적인 CSP 위에 다층의 단위 패키지들을 적층하여 적층 패키지를 구현할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 플랙서블한 이중 배선기판(220)을 이용한 적층 패키지(400)를 보여주는 단면도이다. 도 2를 참조하면, 본 발명의 실시예에 따른 적층 패키지(400)는 도 1에 도시된 CSP(200; 이하, '베이스 패키지'라 한다) 위에 본 발명에 의해 구현된 단위 패키지(300) 두 개가 3차원으로 적층된 구조를 갖는다. 단위 패키지(300)는 일면이 베이스 패키지의 접속단자(160)에 접합되어 적층되고, 일면에 반대되는 면에 베이스 패키지의 접속 단자(160)와 전기적으로 연결되는 제 1 접속 단자(260a)가 형성된 제 1 단위 패키지(300a)와, 일면이 제 1 단위 패키지의 제 1 접속 단자(260a)에 접합되어 적층되고, 일면에 반대되는 면에 제 1 접속 단자(260a)와 전기적으로 연결되는 제 2 접속 단자(260b)가 형성된 제 2 단위 패키지(300b)를 포함한다. 이때, 제 2 단위 패키지(300b)의 최상부에 형성된 제 2 접속 단자(260b)는 외부접속단자로 사용된다. 물론, 단위 패키지(300)은 CSP이다.
베이스 패키지(200)는, 도 1에 도시된 CSP와 동일한 구조를 갖기 때문에 상세한 설명은 생략한다.
한편, 베이스 패키지(200)의 테이프 배선기판과 단위 패키지(300)의 테이프 배선기판을 서로 구분하기 위해서, 단층의 배선 패턴이 형성된 단위 패키지의 테이프 배선기판은 단일 배선기판이라 하고, 이층의 배선 패턴이 형성된 단위 패키지의 테이프 배선기판은 이중 배선기판이라 한다.
단위 패키지(300)에 대해서 도 4를 참조로 설명하면, 반도체 칩(210)은 활성면의 중심 부분을 따라서 복수개의 전극 패드(212)가 형성되어 있다. 이중 배선기판(220)은 반도체 칩(210)의 외곽을 둘러싸게 부착되며 전극 패드(212)가 노출될 수 있는 윈도우(222)가 형성되어 있다. 윈도우(222)에 노출된 전극 패드(212)와 이중 배선기판(220)은 본딩 와이어(240)에 의해 전기적으로 연결된다. 윈도우(222)에 노출된 전극 패드(212)와 본딩 와이어(240)는 액상의 봉합재로 봉합하여 형성된 수지 봉합부(250)에 의해 보호된다. 그리고, 반도체 칩(210)의 활성면에 위치하는 이중 배선기판(210)에는 접속 단자(도 5의 260)가 형성되고, 반도체 칩(210)의 활성면에 반대되는 배면에 위치하는 이중 배선기판(210)에는 접속 단자와 전기적으로 연결된 적층 패드(235)가 형성되어 있다.
특히, 이중 배선기판(220)의 일면은 반도체 칩(210)의 활성면에 부착되어 적층용 또는 외부접속단자용으로 사용되는 접속 단자가 형성될 수 있는 접속 패드(226)를 제공하고, 일면에 반대되는 면은 적층되는 패키지 예컨대 베이스 패키지 또는 새로운 단위 패키지의 접속단자가 접합될 수 있는 적층 패드(235)를 제공한다.
이중 배선기판(220)에 대해서 좀더 상세히 설명하면, 이중 배선기판(220)은 플랙서블한 폴리이미드 테이프(221)의 양면에 배선 패턴(223)이 형성된 테이프 배선기판으로서, 폴리이미드 테이프(221)에는 반도체 칩의 전극 패드(212)가 형성된 부분에 대응되게 윈도우(222)가 형성되어 있다. 배선 패턴(223)은 반도체 칩(210)의 활성면에 위치하는 폴리이미드 테이프(221)의 상부면에 형성된 상부 배선 패턴(231)과, 반도체 칩(210)의 배면에 위치하는 폴리이미드 테이프(221)의 하부면에 형성된 하부 배선 패턴(233)을 포함한다. 그리고, 하부 배선 패턴(233)이 형성된 폴리이미드 테이프(221)의 하부면에 부착되어 반도체 칩(210)의 외측면에 배선 패턴(223)이 형성된 폴리이미드 테이프(221)를 부착시키는 탄성중합체(227)를 포함한다.
상부 배선 패턴(231)은 윈도우(222)에 근접하게 형성되며 전극 패드(212)와 본딩 와이어(240)에 의해 전기적으로 연결되는 기판 패드(224)와, 기판 패드(224)와 연결되며 접속 단자가 접속되는 접속 패드(226)를 포함한다. 외부로 노출된 상부 배선 패턴(231)의 산화를 방지하기 위해서, 기판 패드(224)와 접속 패드(226)를 제외한 상부 배선 패턴(231) 부분은 보호층(225)으로 덮여지며, 보호층(225)으로는 포토솔더레지스트(PSR)가 주로 사용된다. 보호층(225) 밖으로 노출된 기판 패드(224)와 접속 패드(226) 부분은 산화 방지와 더불어 본딩성을 좋게하기 위해서 도금층으로 덮여진다. 도금층은 주로 니켈(Ni), 금(Au)과 같은 금속으로 형성된다.
하부 배선 패턴(233)은 상부 배선 패턴의 접속 패드(226)에 대응되는 위치에 형성된 적층 패드(235)를 포함하며, 적층 패드(235)가 외부로 노출될 수 있도록 적층 패드(235) 상의 폴리이미드 테이프(221) 부분은 제거된다. 이때, 접속 패드(226)에 대응되게 적층 패드(235)를 형성한 이유는 단위 패키지(300)들을 용이하게 3차원으로 적층하기 위해서이다. 즉, 접속 패드(226)와 적층 패드(235)를 반도체 칩(210)을 중심으로 상하에 서로 대응되는 위치에 형성함으로써, 단위 패키지의 접속 패드(226)에 형성된 접속 단자에 새로운 단위 패키지의 적층 패드(235)가 용이하게 정렬 접합될 수 있도록 유도한다. 물론, 외부로 노출된 적층 패드(235)는 도금층에 의해 보호된다. 그리고, 상부 배선 패턴(231)과 하부 배선 패턴(233)은 폴리이미드 테이프(221)를 관통하는 비아(228; via)에 의해 전기적으로 연결되며, 비아(228)는 상부 배선 패턴(231)과 하부 배선 패턴(233)이 겹쳐지는 부분에 형성된다.
이와 같은 구조를 갖는 적층 패키지의 제조 단계를 도 2 내지 도 7을 참조하여 설명하겠다. 먼저 적층 패키지의 제조 단계는 베이스 패키지와 단위 패키지의 준비 단계로부터 출발한다. 여기서, 베이스 패키지는 통상적인 CSP의 제조 단계와 동일하게 진행되기 때문에, 단위 패키지의 제조 단계를 중심으로 하여 설명하겠다.
먼저 도 3에 도시된 바와 같이, 반도체 칩(210)의 활성면에 이중 배선기판(220)을 부착하는 단계가 진행된다. 즉, 이중 배선기판(220)을 반도체 칩(210)의 활성면에 부착하되, 이중 배선기판의 윈도우(222)에 반도체 칩의 전극 패드(212)가 노출되도록 부착한다.
이중 배선기판(220)은 폴리이미드 테이프(221)의 상부면과 하부면에 구리(Cu) 또는 금(Au) 박판을 적층시키고, 사진석판술(photolithography)을 이용하여 상부 배선 패턴(231)과 하부 배선 패턴(233)을 포함하는 배선 패턴(223)을 형성한다. 상부 배선 패턴(231)은 반도체 칩(210)의 활성면 위의 폴리이미드 테이프(221)의 상부면에 형성되는 기판 패드(224)와 접속 패드(226)를 포함한다. 기판 패드(224)와 접속 패드(226)를 제외한 상부 배선 패턴(231) 부분은 보호층(225)으로 덮여진다. 하부 배선 패턴(233)은 폴리이미드 테이프(221)의 하부면에 형성되는 적층 패드(235)를 포함하며, 적층 패드(235)는 상부 배선 패턴(231)의 외측에 형성된다. 적층 패드(235)가 외부로 노출될 수 있도록 적층 패드(235) 상의 폴리이미드 테이프(221) 부분은 제거된다. 상부 배선 패턴(231)과 하부 배선 패턴(233)은 폴리이미드 테이프(221)를 관통하는 비아(228)에 의해 전기적으로 연결된다.
한편, 폴리이미드 테이프(221)의 중심 부분에는 소정의 길이로 윈도우(222)가 형성되어 있으며, 윈도우(222)는 부착될 반도체 칩(210)의 활성면에 형성되는 전극 패드(212)가 외부로 노출될 수 있는 크기로 형성된다. 예컨대 본 발명의 실시예에서는 약 75㎛ 두께의 폴리이미드 테이프(221)의 양면에 18㎛ 내지 35㎛ 두께의 구리(Cu) 또는 금(Au) 박판으로 배선 패턴(223)을 형성한다. 보호층(225)은 포토솔더레지스트(PSR)를 스크린 프린팅(screen printing) 방법으로 도포하여 형성한다. 예컨대 보호층(225)은 약 220dpa 점도를 갖는 포토솔더레지스트(PSR)를 폴리이미드 테이프(221)의 상부면에 25㎛ 내지 45㎛ 두께로 스크린 프린팅하여 형성한다.
그리고, 이중 배선기판(220)이 반도체 칩(210)에 부착될 수 있도록 이중 배선기판(220)의 하부면에는 탄성중합체(225)가 개재되어 있다.
다음으로, 도 4에 도시된 바와 같이, 플랙서블한 이중 배선기판(220)을 접어 반도체 칩(210)의 외곽에 부착하여 적층 패키지용 단위 패키지(300)를 제조한다. 즉, 반도체 칩(210) 외측의 이중 배선기판(220)을 반도체 칩(210)의 배면쪽으로 접어 부착한다. 이때, 반도체 칩(210)의 배면쪽에 부착된 이중 배선기판의 적층 패드(235)는 새로운 단위 패키지 또는 베이스 패키지를 적층할 때 연결 단자로서의 역할을 담당하기 때문에, 반도체 칩(210)의 배면에 부착된 적층 패드(235)의 위치는 반도체 칩(210)의 활성면에 부착된 접속 패드(224)의 위치와 동일하다.
계속해서, 도 5에 도시된 바와 같이, 이중 배선기판의 접속 패드(226)에 접속 단자(260)를 형성한다. 접속 단자(260)로는 주로 솔더 볼이 사용된다. 접속 단자(260)는 적층되는 새로운 단위 패키지와의 상호 연결 수단으로 사용될 수 있고, 외부접속단자로서 사용될 수도 있다.
다음으로 도 6에 도시된 바와 같이, 두 개의 단위 패키지(300)가 접속 단자(260a)를 매개로 적층된다. 즉, 제 1 접속 단자(260a)가 형성된 제 1 단위 패키지(300a)에 제 2 단위 패키지(300b)의 제 2 적층 패드(235b)를 정렬 접합시켜 제 1 단위 패키지(300a) 위에 제 2 단위 패키지(300b)를 적층한다. 이때, 제 1 접속 단자(260a)는 제 1 단위 패키지(300a)와 제 2 단위 패키지(300b)를 상호 연결하는 수단으로 사용된다.
다음으로 도 7에 도시된 바와 같이, 적층된 제 1 및 제 2 단위 패키지(300a, 300b)가 베이스 패키지(200)의 접속 단자(160)를 매개로 적층한다. 이때, 본 발명의 실시예에서는 베이스 패키지(200)를 도 1에 도시된 바와 같은 종래의 CSP를 적용하였지만, 본 발명의 실시예에 따른 단위 패키지를 베이스 패키지로 사용할 수도 있다. 베이스 패키지(200)의 접속 단자(160) 또한 적층된 제 1 및 제 2 단위 패키지(300a, 300b)와 베이스 패키지(200)를 상호 연결하는 수단으로 사용된다.
마지막으로 도 2에 도시된 바와 같이, 제 2 단위 패키지(300b)의 접속 패드(226)에 외부접속용 제 2 접속 단자(260b)를 형성함으로 적층 패키지(400)를 얻을 수 있다. 물론, 제 2 접속 단자(260b)로 솔더 볼이 사용된다.
계속해서 제 2 단위 패키지(300b) 위에 제 3, 제 4 단위 패키지를 적층하여 다층의 적층 패키지를 구현할 수 있으며, 이는 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다.
본 발명의 실시예에 따른 제조 방법에 있어서, 적층된 제 1 및 제 2 단위 패키지(300a, 300b)를 베이스 패키지(200)에 적층하는 방법이 개시되어 있지만, 베이스 패키지에 위에 제 1, 제 2 단위 패키지를 차례로 적층하여 적층 패키지를 구현할 수도 있다. 이 경우, 베이스 패키지의 접속 단자를 매개로 제 1 단위 패키지를 적층하는 단계, 제 1 단위 패키지에 제 1 접속 단자를 형성하는 단계, 제 1 접속 단자를 매개로 제 2 단위 패키지를 적층하는 단계 및 제 2 단위 패키지에 제 2 접속 단자를 형성하는 단계로 진행하여 적층 패키지를 구현하게 된다.
따라서, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명의 구조를 따르면 반도체 칩의 활성면에 형성된 접속 단자와, 접속 단자와 각기 연결되어 반도체 칩의 배면에 형성되는 적층 패키지를 갖는 이중 배선기판을 이용한 단위 패키지를 이용함으로써, 피적층되는 단위 패키지의 접속 단자에 적층되는 단위 패키지의 적층 패드가 정렬 접합되어 CSP인 단위 패키지 및 베이스 패키지를 적층한 적층 패키지를 구현할 수 있다.
이중 배선기판을 접는 공정을 제외한 통상적인 테이프 배선기판을 이용한 CSP의 제조 공정과 더불어 통상적인 반도체 패키지의 제조 공정을 그대로 활용하면서 적층 패키지를 구현할 수 있기 때문에, 추가적인 비용 부담을 최소화할 수 있다.
CSP인 베이스 패키지 위에 CSP인 단위 패키지를 적층하여 적층 패키지를 구현하기 때문에, 통상적인 반도체 패키지를 적층하여 구현되는 적층 패키지에 비하여 박형화를 구현할 수 있다.
그리고, 제조 공정이 완료된 단위 패키지 및 베이스 패키지에 대한 개별적인 신뢰성 테스트가 가능하기 때문에, 신뢰성 테스트에서 양품인 단위 패키지와 베이스 패키지를 이용하여 적층 패키지를 구현함으로 적층 패키지의 불량율을 줄일 수있는 장점도 있다.

Claims (4)

  1. 일면에 복수개의 접속 단자가 형성된 베이스 패키지와;
    상기 베이스 패키지 위에 적층되는 단위 패키지들로서, 일면이 상기 베이스 패키지의 접속 단자에 접합되어 적층되고, 상기 일면에 반대되는 면에 상기 접속 단자와 전기적으로 연결되는 제 1 접속 단자가 형성된 제 1 단위 패키지와, 일면이 상기 제 1 단위 패키지의 제 1 접속 단자에 접합되어 적층되고, 상기 일면에 반대되는 면에 상기 제 1 접속 단자와 전기적으로 연결되는 제 2 접속 단자가 형성된 제 2 단위 패키지를 갖는 단위 패키지들;을 포함하며,
    상기 단위 패키지는,
    (a) 활성면의 중심 부분을 따라서 복수개의 전극 패드가 형성된 반도체 칩과,
    (b) 상기 전극 패드가 형성된 부분을 제외한 상기 반도체 칩의 외곽을 둘러싸는 이중 배선기판으로, (b1) 상기 전극 패드가 형성된 부분에 대응되게 윈도우가 형성된 플랙서블한 폴리이미드 테이프와, (b2) 상기 반도체 칩의 활성면에 대응되는 상기 폴리이미드 테이프의 상부면에 형성된 상부 배선 패턴으로, 상기 윈도우에 근접하게 형성된 기판 패드와, 상기 기판 패드와 연결된 접속 패드를 갖는 상부 배선 패턴과, 상기 기판 패드와 접속 패드를 제외한 상기 상부 배선 패턴을 덮는 보호층과, 상기 상부 배선 패턴과 연결되며 상기 반도체 칩의 배면에 대응되는 상기 폴리이미드 테이프의 하부면에 형성된 하부 배선 패턴으로, 상기 접속 패드에 대응되는 위치에 형성된 적층 패드를 갖는 하부 배선 패턴과, (b3) 상기 폴리이미드 테이프의 하부면에 부착되어 상기 반도체 칩의 외측면에 부착시키는 탄성중합체를 포함하는 이중 배선기판과;
    (c) 상기 윈도우를 통하여 상기 반도체 칩의 전극 패드와 상기 이중 배선기판의 기판 패드를 전기적으로 연결하는 복수개의 본딩 와이어와;
    (d) 상기 전극 패드와 본딩 와이어를 외부로부터 보호하기 위해서 상기 윈도우와 기판 패드를 액상의 봉합재로 봉합하여 형성한 수지 봉합부; 및
    (e) 상기 접속 패드에 각각 형성된 복수개의 접속 단자;를 포함하며,
    상기 단위 패키지의 적층시 피적층되는 단위 패키지의 적층 패드에 적층되는 단위 패키지의 접속단자가 접합되는 것을 특징으로 하는 플랙서블한 이중 배선기판을 이용한 적층 패키지.
  2. 제 1항에 있어서, 상기 베이스 패키지는,
    활성면의 중심 부분을 따라서 복수개의 전극 패드가 형성된 반도체 칩과;
    상기 전극 패드가 형성된 부분의 제외한 상기 반도체 칩의 활성면에 부착되는 단일 배선기판으로, 중심 부분을 따라서 윈도우가 형성된 폴리이미드 테이프와, 상기 폴리이미드 테이프의 상부면에 형성된 배선 패턴으로, 상기 윈도우에 근접하게 형성된 기판 패드와, 상기 기판 패드와 연결된 접속 패드를 포함하는 배선 패턴과, 상기 기판 패드와 접속 패드를 제외한 상기 폴리이미드 테이프의 상부면을 소정의 두께로 덮는 보호층과, 상기 폴리이미드 테이프의 하부면과 반도체 칩의 활성면 사이에 개재되는 탄성중합체를 포함하는 단일 배선기판과;
    상기 윈도우를 통하여 상기 반도체 칩의 전극 패드와 상기 단일 배선기판의 기판 패드를 전기적으로 연결하는 복수개의 본딩 와이어와;
    상기 전극 패드와 본딩 와이어를 외부로부터 보호하기 위해서 상기 윈도우와 기판 패드를 액상의 봉합재로 봉합하여 형성한 수지 봉합부; 및
    상기 접속 패드에 각각 형성된 복수개의 접속 단자;를 포함하는 것을 특징으로 하는 플랙서블한 이중 배선기판을 이용한 적층 패키지.
  3. 제 2항에 있어서, 상기 이중 배선기판의 상기 상부 배선 패턴과 하부 배선 패턴은 상기 폴리이미드 테이프를 관통하는 비아에 의해 전기적으로 연결되는 것을 특징으로 하는 플랙서블한 이중 배선기판을 이용한 적층 패키지.
  4. 제 1항에 있어서, 상기 접속단자는 솔더 볼인 것을 특징으로 하는 플랙서블한 이중 배선기판을 이용한 적층 패키지.
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