JPS63136642A - 二層式半導体集積回路 - Google Patents
二層式半導体集積回路Info
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- JPS63136642A JPS63136642A JP61283746A JP28374686A JPS63136642A JP S63136642 A JPS63136642 A JP S63136642A JP 61283746 A JP61283746 A JP 61283746A JP 28374686 A JP28374686 A JP 28374686A JP S63136642 A JPS63136642 A JP S63136642A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、二層構造を存する半導体集積回路に関するも
のである。
のである。
(従来の技術)
近年、半導体集積回路(以下、単にICと略記する。)
はLSl、VLSIなどと称されるICに代表されるよ
うに一つのチップ当りの集積度は著しく増加した。しか
しながら、ICチップの集積度の増加に伴って、ICチ
ップ自体の機能は増したものの【Cチップと外部回路と
を接続するための電極(以下、外部リード電極という、
)の数や配置はICチップの大きさにより制限されるた
め、新しい概念の実装技術の開発が要求されるのである
。
はLSl、VLSIなどと称されるICに代表されるよ
うに一つのチップ当りの集積度は著しく増加した。しか
しながら、ICチップの集積度の増加に伴って、ICチ
ップ自体の機能は増したものの【Cチップと外部回路と
を接続するための電極(以下、外部リード電極という、
)の数や配置はICチップの大きさにより制限されるた
め、新しい概念の実装技術の開発が要求されるのである
。
こうした背景にあって、従来は、第4図に示すように、
フリップチップ法と称される方法を応用して上下のIC
の対向するボンディングパッドにバンプを設けて該ボン
ディングパッドどうしをボンディングし、該ボンディン
グ接続箇所から外部リード電極へのリード線を引き出す
ことにより二層構造を有するICを得ていた。
フリップチップ法と称される方法を応用して上下のIC
の対向するボンディングパッドにバンプを設けて該ボン
ディングパッドどうしをボンディングし、該ボンディン
グ接続箇所から外部リード電極へのリード線を引き出す
ことにより二層構造を有するICを得ていた。
(発明が解決しようとする問題点)
上記の従来の技術によれば、ICチップの積層はICチ
ップのボンディングパッド側にバンプ設け、このバンプ
を介して直接上下のICチップのボンディングパッドど
うしをボンディングするため、該ボンディングパッドに
バンプを形成する必要があること、個々のICチップご
とに実装する必要があることから該ボンディングバンド
間のアライメントを正確に行うことが困難であること、
また、該ボンディングバンドと外部リード電極との接続
が困難なことなどの問題点がある。
ップのボンディングパッド側にバンプ設け、このバンプ
を介して直接上下のICチップのボンディングパッドど
うしをボンディングするため、該ボンディングパッドに
バンプを形成する必要があること、個々のICチップご
とに実装する必要があることから該ボンディングバンド
間のアライメントを正確に行うことが困難であること、
また、該ボンディングバンドと外部リード電極との接続
が困難なことなどの問題点がある。
そこで、本発明はICチップどうしの積層および該IC
チップのボンディングバンドと外部−リードtiとの接
続の容易な二層構造を有するICの提供を目的とする。
チップのボンディングバンドと外部−リードtiとの接
続の容易な二層構造を有するICの提供を目的とする。
(問題点を解決する手段)
本発明は、上下に配置された二種類の半導体集積回路チ
ップの間に、端部表裏両面にバンプの形成されたフィン
ガーリードを設け、該フィンガーリード端部のバンプと
該チップのボンディングパッドとをボンディングするこ
とによって該チップどうしが積層されていることを見出
し、上記の問題点を解決したものである。
ップの間に、端部表裏両面にバンプの形成されたフィン
ガーリードを設け、該フィンガーリード端部のバンプと
該チップのボンディングパッドとをボンディングするこ
とによって該チップどうしが積層されていることを見出
し、上記の問題点を解決したものである。
(作用)
本発明によれば、上下の二種類のICチップの間に、端
部にバンプの形成されたフィンガーリードを配し、該フ
ィンガーリードのバンプと前記ICチップのボンディン
グパッドとをボンディングすることによって該フィンガ
ーリード端部が接着中間層としての役割を果たし、前記
二種類のICが積層されると同時に該フィンガーリード
端部を通じてボンディングパッドと外部リード電極とが
電気的に接続されるという作用がある。
部にバンプの形成されたフィンガーリードを配し、該フ
ィンガーリードのバンプと前記ICチップのボンディン
グパッドとをボンディングすることによって該フィンガ
ーリード端部が接着中間層としての役割を果たし、前記
二種類のICが積層されると同時に該フィンガーリード
端部を通じてボンディングパッドと外部リード電極とが
電気的に接続されるという作用がある。
(実施例)
本発明を図示する実施例に基づいて、さらに詳しく説明
する。
する。
第1図は本発明の二層式半導体集積回路の平面図を示し
ており、図中、11は耐熱性絶縁フィルム、12はフィ
ンガーリード、14aはICチンブ、である。
ており、図中、11は耐熱性絶縁フィルム、12はフィ
ンガーリード、14aはICチンブ、である。
第2図は第1図のA−A矢視断面図を、また第3暉は第
1図のB−B矢視断面図をそれぞれ示しており、図中、
13aおよび13bはバンプ、14aおよび14bはI
Cチップ、15aおよび15bはボンディングバンドで
ある。
1図のB−B矢視断面図をそれぞれ示しており、図中、
13aおよび13bはバンプ、14aおよび14bはI
Cチップ、15aおよび15bはボンディングバンドで
ある。
しかして、本発明の二層式半導体集積回路は、【Cチッ
プ14aおよび14bを配置するための矩形状の開口部
を有する耐熱性絶縁フィルム11に接着層16を介して
金属箔をラミネートし、フォトリソグラフィー法によっ
てフィルムキャリヤーテープに外部リード電橋(フィン
ガーリード12、耐熱性絶縁フィルムll上の配線パタ
ーン、および外部回路との接続端子(図示せず)など)
を設け、フィンガーリード12の先端部分(フィンガー
リード端部)の表裏両面にメッキもしくはエツチングに
よりバンプ13a、13bを設け、このバンプとボンデ
ィングバンドtsa、15bとをボンディングして得た
ものである。なお、前記フィンガーリード端部は上下に
対向するIcチップ14aおよび14bに挟まれるよう
に複数配置されており、この複数のフィンガーリード端
部を介することによりICチップ14aおよび14bと
の積層を可能としたものである。
プ14aおよび14bを配置するための矩形状の開口部
を有する耐熱性絶縁フィルム11に接着層16を介して
金属箔をラミネートし、フォトリソグラフィー法によっ
てフィルムキャリヤーテープに外部リード電橋(フィン
ガーリード12、耐熱性絶縁フィルムll上の配線パタ
ーン、および外部回路との接続端子(図示せず)など)
を設け、フィンガーリード12の先端部分(フィンガー
リード端部)の表裏両面にメッキもしくはエツチングに
よりバンプ13a、13bを設け、このバンプとボンデ
ィングバンドtsa、15bとをボンディングして得た
ものである。なお、前記フィンガーリード端部は上下に
対向するIcチップ14aおよび14bに挟まれるよう
に複数配置されており、この複数のフィンガーリード端
部を介することによりICチップ14aおよび14bと
の積層を可能としたものである。
上記の耐熱性絶縁フィルム11にはポリイミド、エポキ
シガラス、BTレジン、ポリエステル、ポリフェニレン
スルフィド、ポリサルホン、ポリエーテルサルホン、ポ
リエーテルエーテルケトン、ポリエーテルイミドなどの
何れかの樹脂材料が用いられる。
シガラス、BTレジン、ポリエステル、ポリフェニレン
スルフィド、ポリサルホン、ポリエーテルサルホン、ポ
リエーテルエーテルケトン、ポリエーテルイミドなどの
何れかの樹脂材料が用いられる。
また、上記のバンプ13a、13bは金、銅、錫、半田
などの何れかの金属材料または金属合金材料により形成
される。
などの何れかの金属材料または金属合金材料により形成
される。
また、上記のボンディングバンド15a、15bは金、
銅、錫、アルミニウム、半田などの何れかの金属材料ま
たは金属合金材料により形成される。
銅、錫、アルミニウム、半田などの何れかの金属材料ま
たは金属合金材料により形成される。
そして、前記バンブと前記ボンディングパッドとのボン
ディング法としては金−金、銅−銅、アルミニウムー金
などの何れかの組合せによる熱圧着法、半田−半田もし
くは半田−錫によるリフロー法、金−錫による共晶合金
化法などを用いることができる。
ディング法としては金−金、銅−銅、アルミニウムー金
などの何れかの組合せによる熱圧着法、半田−半田もし
くは半田−錫によるリフロー法、金−錫による共晶合金
化法などを用いることができる。
次に、上下のICのボンディングバンドの関係について
説明する。
説明する。
まず、第2図に示すようにIC14a、14bの対向す
るそれぞれのボンディングパッドどうしがフィンガーリ
ード12を介して接続されてもよい関係にあるものとし
ては、電気的に共通接続してもそれぞれのIC対して支
障の無いもの、例えば、電源線、接地線、該ICの人力
線、該ICのワイヤード接続の可能な出力線などが上げ
られる。
るそれぞれのボンディングパッドどうしがフィンガーリ
ード12を介して接続されてもよい関係にあるものとし
ては、電気的に共通接続してもそれぞれのIC対して支
障の無いもの、例えば、電源線、接地線、該ICの人力
線、該ICのワイヤード接続の可能な出力線などが上げ
られる。
また、電気的な条件またはICのパターンレイアウト上
の制約により上記のように対向するボンディングパッド
どうしをフィンガーリード12を介して接続することが
できない場合は、第3図に示されるように上下のIC1
4a、または14bのどちらか一方の面のボンディング
バンドとフィンガーリード12とを接続するようにして
もよい。
の制約により上記のように対向するボンディングパッド
どうしをフィンガーリード12を介して接続することが
できない場合は、第3図に示されるように上下のIC1
4a、または14bのどちらか一方の面のボンディング
バンドとフィンガーリード12とを接続するようにして
もよい。
さらに上下のICの機械的な接続強度を補強するために
ボンディングバンドの中に電気回路とは接続されていな
いものを設け、フィンガーリード12との接続がされる
ようにしてもよい。
ボンディングバンドの中に電気回路とは接続されていな
いものを設け、フィンガーリード12との接続がされる
ようにしてもよい。
このように、上下に配置された二種類のICを積層する
ために多数のフィンガーリードが具備されるが、これら
のフィンガーリードは必ずしも前記の両ICのボンディ
ングパッドにボンディングされるものではなく、前記I
Cのうち一方の側のボンディングパッドとのみボンディ
ングされるものを含む場合もある。このとき、フィンガ
ーリード端部に形成されたバンブはボンディングされる
側の面のみに設てもよい。
ために多数のフィンガーリードが具備されるが、これら
のフィンガーリードは必ずしも前記の両ICのボンディ
ングパッドにボンディングされるものではなく、前記I
Cのうち一方の側のボンディングパッドとのみボンディ
ングされるものを含む場合もある。このとき、フィンガ
ーリード端部に形成されたバンブはボンディングされる
側の面のみに設てもよい。
また、フィンガーリード12は第2図に示されるように
二層化されるICチップの位置に応じて上下方向に折り
曲げられたものであってもよい。
二層化されるICチップの位置に応じて上下方向に折り
曲げられたものであってもよい。
本発明によれば、上下に配置された二種類のICチップ
の間にフィンガーリード端部を接着中間層として設け、
前記ICどうしが積層される構造であることから外部リ
ード電極との接続が容易で且つ前記チップ間の接続距離
が短く、実装密度の高い二層式半導体集積回路が得られ
るという効果を奏する。
の間にフィンガーリード端部を接着中間層として設け、
前記ICどうしが積層される構造であることから外部リ
ード電極との接続が容易で且つ前記チップ間の接続距離
が短く、実装密度の高い二層式半導体集積回路が得られ
るという効果を奏する。
また、両面または片面にバンブを有するフィンガーリー
ド端部を接着中間層として用いることにより積層される
構造であることから 前記二種類のICチップのボンデ
ィングパッドを自由に選択してボンディングができ、さ
らにテープキャリヤーにより支持された外部リード電極
を用いることによりアライメントが容易になるという効
果もある。
ド端部を接着中間層として用いることにより積層される
構造であることから 前記二種類のICチップのボンデ
ィングパッドを自由に選択してボンディングができ、さ
らにテープキャリヤーにより支持された外部リード電極
を用いることによりアライメントが容易になるという効
果もある。
第1図は本発明の二層式半導体集積回路の一実施を示す
平面図、第2図は第1図のA−A矢視断面図、第3図は
第1図のB−B矢視断面図、第4図は従来の二層式半導
体集積回路の部分断面図である。 11・・・・・・・・耐熱性wA縁フィルム12・・・
・・・・・フィンガーリード13a、 13b・・−
バンブ 14a、L4b・=ICチップ 14a、14b・・・ボンディングパッド16・・・・
・・・・接着層 41.42・・・・・ICチップ 43・・・・・・・・バンブ 44・・・・・・・・リード線
平面図、第2図は第1図のA−A矢視断面図、第3図は
第1図のB−B矢視断面図、第4図は従来の二層式半導
体集積回路の部分断面図である。 11・・・・・・・・耐熱性wA縁フィルム12・・・
・・・・・フィンガーリード13a、 13b・・−
バンブ 14a、L4b・=ICチップ 14a、14b・・・ボンディングパッド16・・・・
・・・・接着層 41.42・・・・・ICチップ 43・・・・・・・・バンブ 44・・・・・・・・リード線
Claims (2)
- (1)二層構造の半導体集積回路であって、上下に配置
された二種類の半導体集積回路チップの間に、端部表裏
両面にバンプの形成されたフィンガーリードを設け、該
フィンガーリード端部のバンプと該チップのボンディン
グパッドとをボンディングすることによって該チップど
うしが積層されていることを特徴とする二層式半導体集
積回路。 - (2)前記外部リード電極は耐熱性絶縁フィルムをベー
ス層としたテープキャリヤーにより支持されていること
を特徴とする特許請求の範囲第1項記載の二層式半導体
集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61283746A JPS63136642A (ja) | 1986-11-28 | 1986-11-28 | 二層式半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61283746A JPS63136642A (ja) | 1986-11-28 | 1986-11-28 | 二層式半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63136642A true JPS63136642A (ja) | 1988-06-08 |
Family
ID=17669573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61283746A Pending JPS63136642A (ja) | 1986-11-28 | 1986-11-28 | 二層式半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63136642A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5332922A (en) * | 1990-04-26 | 1994-07-26 | Hitachi, Ltd. | Multi-chip semiconductor package |
JPH10193848A (ja) * | 1996-12-27 | 1998-07-28 | Rohm Co Ltd | 回路チップ搭載カードおよび回路チップモジュール |
JP2007073566A (ja) * | 2005-09-05 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 半導体装置と半導体実装方法 |
US9041221B2 (en) | 2010-12-24 | 2015-05-26 | Panasonic Intellectual Property Management Co., Ltd. | Electronic component implementing structure intermediate body, electronic component implementing structure body and manufacturing method of electronic component implementing structure body |
JP2016130643A (ja) * | 2015-01-13 | 2016-07-21 | セイコーエプソン株式会社 | 物理量センサー、物理量センサーの製造方法、電子機器および移動体 |
WO2016125674A1 (ja) * | 2015-02-02 | 2016-08-11 | 株式会社村田製作所 | 半導体モジュールおよび半導体モジュールの製造方法 |
-
1986
- 1986-11-28 JP JP61283746A patent/JPS63136642A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5332922A (en) * | 1990-04-26 | 1994-07-26 | Hitachi, Ltd. | Multi-chip semiconductor package |
US5701031A (en) * | 1990-04-26 | 1997-12-23 | Hitachi, Ltd. | Sealed stacked arrangement of semiconductor devices |
USRE37539E1 (en) * | 1990-04-26 | 2002-02-05 | Hitachi, Ltd. | Sealed stacked arrangement of semiconductor devices |
JPH10193848A (ja) * | 1996-12-27 | 1998-07-28 | Rohm Co Ltd | 回路チップ搭載カードおよび回路チップモジュール |
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WO2016125674A1 (ja) * | 2015-02-02 | 2016-08-11 | 株式会社村田製作所 | 半導体モジュールおよび半導体モジュールの製造方法 |
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