JPH0462457B2 - - Google Patents
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- JPH0462457B2 JPH0462457B2 JP25065385A JP25065385A JPH0462457B2 JP H0462457 B2 JPH0462457 B2 JP H0462457B2 JP 25065385 A JP25065385 A JP 25065385A JP 25065385 A JP25065385 A JP 25065385A JP H0462457 B2 JPH0462457 B2 JP H0462457B2
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- JP
- Japan
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- insulating layer
- polyimide insulating
- vertical
- polyimide
- chip package
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- Expired
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- 239000004642 Polyimide Substances 0.000 claims abstract description 26
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピユータ装置、電子交換装置な
どにおいて用いられるICまたLSIなどの集積回路
の実装に適用されるマルチチツプパツケージに関
するものである。
どにおいて用いられるICまたLSIなどの集積回路
の実装に適用されるマルチチツプパツケージに関
するものである。
従来、この種のマルチチツプパツケージでは、
表面にポリイミド絶縁膜を形成したセラミツク基
板上にICを実装接続する構造としてワイヤボン
デイングまたはTAB（Tape Automatic
Bonding）を利用する方法があり（COPPER／
POLYIMIDE MATERIALS SYSTEM FOR
HIGE PERFORMANCE PACKAGING 0569
−5503／84／0000−0073 1984 IEEE）、さらには
半田付け接続する構造がある（The Thin−Fi−
lm Module as ａ High−Performance
Semiconductor Package IBM J.RES.
DEVELOP.VOL26 NO3 MAY 1982）。
表面にポリイミド絶縁膜を形成したセラミツク基
板上にICを実装接続する構造としてワイヤボン
デイングまたはTAB（Tape Automatic
Bonding）を利用する方法があり（COPPER／
POLYIMIDE MATERIALS SYSTEM FOR
HIGE PERFORMANCE PACKAGING 0569
−5503／84／0000−0073 1984 IEEE）、さらには
半田付け接続する構造がある（The Thin−Fi−
lm Module as ａ High−Performance
Semiconductor Package IBM J.RES.
DEVELOP.VOL26 NO3 MAY 1982）。
上述した従来のワイヤボンデイングまたは
TAB接続方法は、ICまたはLSIチツプの外形寸
法より外側へリード端子を出して接続するため、
実装効率を低下させ、かつ熱圧着または超音波を
利用するため、表面のポリイミド絶縁膜を変形、
破壊させ、信頼性を低下させるという問題があつ
た。また、半田付け接続構造は、接続パツドまた
は接続バンプの大きさを約50μmの寸法に抑える
ことができないため、高密度実装が不可能となる
などの問題があつた。
TAB接続方法は、ICまたはLSIチツプの外形寸
法より外側へリード端子を出して接続するため、
実装効率を低下させ、かつ熱圧着または超音波を
利用するため、表面のポリイミド絶縁膜を変形、
破壊させ、信頼性を低下させるという問題があつ
た。また、半田付け接続構造は、接続パツドまた
は接続バンプの大きさを約50μmの寸法に抑える
ことができないため、高密度実装が不可能となる
などの問題があつた。
本発明に係わるマルチチツプパツケージは、セ
ラミツク多層基板と、この多層基板の下面に接続
された入出力ピンと、この多層基板の表面に形成
されたポリイミド絶縁層および垂直配線と、この
ポリイミド絶縁層および垂直配線上にそれぞれ接
合されたポリイミド絶縁層および垂直配線を有す
る複数の集積回路とで構成される。
ラミツク多層基板と、この多層基板の下面に接続
された入出力ピンと、この多層基板の表面に形成
されたポリイミド絶縁層および垂直配線と、この
ポリイミド絶縁層および垂直配線上にそれぞれ接
合されたポリイミド絶縁層および垂直配線を有す
る複数の集積回路とで構成される。
セラミツク多層基板と集積回路とをポリイミド
絶縁層および垂直配線によつて直接接続されるの
で、高密度実装が可能となる。
絶縁層および垂直配線によつて直接接続されるの
で、高密度実装が可能となる。
次に本発明について図面を参照して説明する。
第１図および第２図は本発明によるマルチチツ
プパツケージの一実施例を示す図であり、第１図
は全体の断面図、第２図はその一部拡大断面図を
それぞれ示したものである。同図において、セラ
ミツク多層基板１は、内部にタングステン（Ｗ）
またはモリブデン（Mo）からなる電源パターン
２および金（Au）、銀パラジウム（Ag／Pd）か
らなる信号系パターン３を含むアルミナグリーン
シート製の多層回路基板であり、この多層基板１
の下面にはコバール材等からなる入出力ピン４が
銀ろう付けされている。また、この多層基板１の
表面にはポリイミド絶縁膜５および前記電源系パ
ターン２、信号系パターン３に接続する複数の垂
直配線６が形成されている。そして、これらの垂
直配線６が形成されたポリイミド絶縁層５上に
は、複数の集積回路７がその底面に形成された垂
直配線８とポリイミド絶縁層９とをそれぞれ接着
させて接合されている。この集積回路７の底面に
形成された垂直配線８は材質が金（Au）からな
り、その大きさは20〜30μm角であり、またポリ
イミド絶縁層９は接着する以前はポリイミド樹脂
の脱水閉環反応の中間段階（反キユアー状態）と
なつている。同様にセラミツク多層基板１側の垂
直配線６も材質は金（Au）でその大きさは20〜
30μm角であり、また、ポリイミド絶縁層５の最
上層は接着する以前の状態で反キヤアーとなつて
いる。ここで、集積回路７側のポリイミド絶縁層
９および垂直配線８と、セラミツク多層回路基板
１側のポリイミド絶縁層５および垂直配線６とは
それぞれ対向させ、圧力約２Kg／mm2、温度約400
℃、時間約1HのN2雰囲気で接合される。これに
よつてポリイミド絶縁層５および９はそれぞれ完
全にキユアーされ、かつ垂直線６および８は金
（Au）−金（Au）熱圧着されて接合される。この
場合、垂直配線６および８が熱圧着される際、ワ
イヤボンデイング、TAB接続の如く局部的に圧
力が加わらず、集積回路７のポリイミド絶縁層９
の面とセラミツク多層基板１のポリイミド絶縁層
５とが当接するため、絶縁層５および９の変形、
破壊が全くなくなる。
プパツケージの一実施例を示す図であり、第１図
は全体の断面図、第２図はその一部拡大断面図を
それぞれ示したものである。同図において、セラ
ミツク多層基板１は、内部にタングステン（Ｗ）
またはモリブデン（Mo）からなる電源パターン
２および金（Au）、銀パラジウム（Ag／Pd）か
らなる信号系パターン３を含むアルミナグリーン
シート製の多層回路基板であり、この多層基板１
の下面にはコバール材等からなる入出力ピン４が
銀ろう付けされている。また、この多層基板１の
表面にはポリイミド絶縁膜５および前記電源系パ
ターン２、信号系パターン３に接続する複数の垂
直配線６が形成されている。そして、これらの垂
直配線６が形成されたポリイミド絶縁層５上に
は、複数の集積回路７がその底面に形成された垂
直配線８とポリイミド絶縁層９とをそれぞれ接着
させて接合されている。この集積回路７の底面に
形成された垂直配線８は材質が金（Au）からな
り、その大きさは20〜30μm角であり、またポリ
イミド絶縁層９は接着する以前はポリイミド樹脂
の脱水閉環反応の中間段階（反キユアー状態）と
なつている。同様にセラミツク多層基板１側の垂
直配線６も材質は金（Au）でその大きさは20〜
30μm角であり、また、ポリイミド絶縁層５の最
上層は接着する以前の状態で反キヤアーとなつて
いる。ここで、集積回路７側のポリイミド絶縁層
９および垂直配線８と、セラミツク多層回路基板
１側のポリイミド絶縁層５および垂直配線６とは
それぞれ対向させ、圧力約２Kg／mm2、温度約400
℃、時間約1HのN2雰囲気で接合される。これに
よつてポリイミド絶縁層５および９はそれぞれ完
全にキユアーされ、かつ垂直線６および８は金
（Au）−金（Au）熱圧着されて接合される。この
場合、垂直配線６および８が熱圧着される際、ワ
イヤボンデイング、TAB接続の如く局部的に圧
力が加わらず、集積回路７のポリイミド絶縁層９
の面とセラミツク多層基板１のポリイミド絶縁層
５とが当接するため、絶縁層５および９の変形、
破壊が全くなくなる。
以上説明したように本発明によれば、多層回路
配線を有するセラミツク多層基板上のポリイミド
絶縁層および垂直配線と、集積回路上のポリイミ
ド絶縁層および垂直配線とをそれぞれ対向させて
直接接合したことにより、約50μm以下の微小寸
法で接続することができるので、実装密度を向上
させることができるとともに、信頼性の高いマル
チチツプパツケージが得られるという極めて優れ
た効果を有する。
配線を有するセラミツク多層基板上のポリイミド
絶縁層および垂直配線と、集積回路上のポリイミ
ド絶縁層および垂直配線とをそれぞれ対向させて
直接接合したことにより、約50μm以下の微小寸
法で接続することができるので、実装密度を向上
させることができるとともに、信頼性の高いマル
チチツプパツケージが得られるという極めて優れ
た効果を有する。
第１図および第２図は本発明によるマルチチツ
プパツケージの一実施例を示す全体断面図および
その一部拡大断面図である。 １……セラミツク多層基板、２……電源系パタ
ーン、３……入出力ピン、４……信号系パター
ン、５……ポリイミド絶縁層、６……垂直配線、
７……集積回路、８……垂直配線、９……ポリイ
ミド絶縁層。
プパツケージの一実施例を示す全体断面図および
その一部拡大断面図である。 １……セラミツク多層基板、２……電源系パタ
ーン、３……入出力ピン、４……信号系パター
ン、５……ポリイミド絶縁層、６……垂直配線、
７……集積回路、８……垂直配線、９……ポリイ
ミド絶縁層。
Claims (1)
- １ 内部に多層回路配線を有するセラミツク多層
基板と、前記多層基板の下面に接続された入出力
ピンと、前記多層基板の表面に形成されたポリイ
ミド絶縁層および垂直配線と、前記ポリイミド絶
縁層および垂直配線にそれぞれ接合されたポリイ
ミド絶縁層および垂直配線を有する複数の集積回
路とを備えたことを特徴とするマルチチツプパツ
ケージ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25065385A JPS62111457A (ja) | 1985-11-11 | 1985-11-11 | マルチチツプパツケ−ジ |
| US07/259,319 US4874721A (en) | 1985-11-11 | 1988-10-18 | Method of manufacturing a multichip package with increased adhesive strength |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25065385A JPS62111457A (ja) | 1985-11-11 | 1985-11-11 | マルチチツプパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62111457A JPS62111457A (ja) | 1987-05-22 |
| JPH0462457B2 true JPH0462457B2 (ja) | 1992-10-06 |
Family
ID=17211052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25065385A Granted JPS62111457A (ja) | 1985-11-11 | 1985-11-11 | マルチチツプパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62111457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102368576B1 (ko) * | 2020-11-09 | 2022-02-25 | 한국교통대학교산학협력단 | 지역 동적 지도를 이용한 채널상태 예측을 통한 무선 통신을 수행하기 위한 방법 및 장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2675946B1 (fr) * | 1991-04-25 | 1993-08-20 | Sorep | Procede de montage d'une puce a circuit integre sur un substrat de cablage. |
| JP2509027B2 (ja) * | 1991-10-16 | 1996-06-19 | 三菱電機株式会社 | 半導体装置 |
| JPH08250896A (ja) * | 1995-03-07 | 1996-09-27 | Nec Corp | 実装装置 |
-
1985
- 1985-11-11 JP JP25065385A patent/JPS62111457A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102368576B1 (ko) * | 2020-11-09 | 2022-02-25 | 한국교통대학교산학협력단 | 지역 동적 지도를 이용한 채널상태 예측을 통한 무선 통신을 수행하기 위한 방법 및 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62111457A (ja) | 1987-05-22 |
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