JPS62111457A - マルチチツプパツケ−ジ - Google Patents
マルチチツプパツケ−ジInfo
- Publication number
- JPS62111457A JPS62111457A JP25065385A JP25065385A JPS62111457A JP S62111457 A JPS62111457 A JP S62111457A JP 25065385 A JP25065385 A JP 25065385A JP 25065385 A JP25065385 A JP 25065385A JP S62111457 A JPS62111457 A JP S62111457A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- polyimide insulating
- chip package
- vertical
- polyimide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータ装置、電子交換装置などにおい
て用いられるＩＣまたはＬＳＩなどの集積回路の実装に
適用されるマルチチップパッケージに関するものである
。
て用いられるＩＣまたはＬＳＩなどの集積回路の実装に
適用されるマルチチップパッケージに関するものである
。
＃平、との種のマルチチツブパッケー、−）では−表面
にポリイミド絶縁膜を形成したセラミック基板上にＩＣ
を実装接続する構造としてワイヤボンディングまたはＴ
ＡＢ （Ｔａｐｅ Ａｕｔａｒｎａｔｉｃ Ｂｏｎｄｉ
ｎｇ）を利用する方法があシ（Ｃ０ＰＰＥＲ／ＰＯＬＹ
ＩＭＩＤＥ ＭＡ−ＴＥＲＩＡＬＳ ＳＹＳＴＥＭ Ｆ
ＯＲＨＩＧＥ ＰＥＲＦＯＲＭＡＮＣＥＰＡＣＫＡＧＩ
ＮＧ ０５６９−５５０３／８４１００００−００７３
１９８４ ＩＥＥＥ） 、さらには半田付は接続する構
造がある（ Ｔｈｅ Ｔｈ１ｎ −Ｆｉ −Ｌｍ Ｍｏ
ｄｕｌｅ ａｓ ａ Ｈｉｇｈ −Ｐｅｒ−ｆｏｒｍａ
ｎｃｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｐａｃｋａｇｅ
ＩＢＭ Ｊ、 ＲＥＳ、ＤＥＶＥＬＯＰ、 ＶＯＬ２
６ ＮＯ３ＭＡＹ １９８２）。
にポリイミド絶縁膜を形成したセラミック基板上にＩＣ
を実装接続する構造としてワイヤボンディングまたはＴ
ＡＢ （Ｔａｐｅ Ａｕｔａｒｎａｔｉｃ Ｂｏｎｄｉ
ｎｇ）を利用する方法があシ（Ｃ０ＰＰＥＲ／ＰＯＬＹ
ＩＭＩＤＥ ＭＡ−ＴＥＲＩＡＬＳ ＳＹＳＴＥＭ Ｆ
ＯＲＨＩＧＥ ＰＥＲＦＯＲＭＡＮＣＥＰＡＣＫＡＧＩ
ＮＧ ０５６９−５５０３／８４１００００−００７３
１９８４ ＩＥＥＥ） 、さらには半田付は接続する構
造がある（ Ｔｈｅ Ｔｈ１ｎ −Ｆｉ −Ｌｍ Ｍｏ
ｄｕｌｅ ａｓ ａ Ｈｉｇｈ −Ｐｅｒ−ｆｏｒｍａ
ｎｃｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｐａｃｋａｇｅ
ＩＢＭ Ｊ、 ＲＥＳ、ＤＥＶＥＬＯＰ、 ＶＯＬ２
６ ＮＯ３ＭＡＹ １９８２）。
上述した従来のワイヤボンディングまたはＴＡＢ接続方
法は、ＩＣまたはＬＳＩチップの外形寸法より外側へリ
ード端子を出して接続するため、実装効率を低下させ、
かつ熱圧着または超音波を利用するため、表面のポリイ
ミド絶縁膜を変形、破壊させ、信頼性を低下させるとい
う問題があった。
法は、ＩＣまたはＬＳＩチップの外形寸法より外側へリ
ード端子を出して接続するため、実装効率を低下させ、
かつ熱圧着または超音波を利用するため、表面のポリイ
ミド絶縁膜を変形、破壊させ、信頼性を低下させるとい
う問題があった。
また、半田付は接続構造は、接続パッドまたは接続バン
プの大きさを約５０μｍの寸法に抑えることができない
ため、高密度実装が不可能となるなどの問題があった。
プの大きさを約５０μｍの寸法に抑えることができない
ため、高密度実装が不可能となるなどの問題があった。
点
〔間断）解決するための手段〕
本発明に係わるマルチチップパッケージは、セラミック
多層基板と、この多層基板の下面に接続された入出力ピ
ンと、この多層基板の表面に形成されたポリイミド絶縁
層および垂直配線と、このポリイミド絶縁層および垂直
配線上にそれぞれ接合されたポリイミド絶縁層および垂
直配線を有する複数の集積回路とで構成される。
多層基板と、この多層基板の下面に接続された入出力ピ
ンと、この多層基板の表面に形成されたポリイミド絶縁
層および垂直配線と、このポリイミド絶縁層および垂直
配線上にそれぞれ接合されたポリイミド絶縁層および垂
直配線を有する複数の集積回路とで構成される。
セラミック多層基板と集積回路とをポリイミド絶縁層お
よび垂直配線によって直接接続されるので、高密度実装
が可能となる。
よび垂直配線によって直接接続されるので、高密度実装
が可能となる。
次に本発明について図面を参照して説明する。
第１図および第２図は本発明によるマルチチップパッケ
ージの一実施例を示す図であシ、第１図は全体の断面図
、第２図はその一部拡大断面図をそれぞれ示しだもので
ある。同図において、セラミック多層基板１は、内部に
タングステン（Ｗ）またはモリプデ／（Ｍｏ）からなる
電源パターン２およヒ金（Ａｕ） 、銀パラジウム（Ａ
ｇ／′Ｐｄ）からなる信号系パターン３を含むアルミナ
グリーンシート製の多層回路基板であり、この多層基板
１の下面にはコパール材等からなる入出力ピン４が銀ろ
う付けされている。また、この多層基板１０表面にはポ
リイミド絶縁膜５および前記電源系パターン２．信号系
パターン３に接続する複数の垂直配線６が形成されてい
る。そして、これらの垂直配線６が形成されたポリイミ
ド絶縁層５上には、複数の集積回路γがその底面に形成
された垂直配線８とポリイミド絶縁層９とをそれぞれ接
着させて接合されている。この集積回路γの底面に形成
された垂直配線８は材質が金（Ａｕ）からなり、その大
きさは２０〜３０μｍ角であり、またポリイミド絶縁層
９は接着する以前はポリイミド樹脂の脱水閉環反応の中
間段階（反キュアー状態）となっている。同様にセラミ
ック多層基板１側の垂直配！６も材質は金（Ａｕ ）で
その大きさは２０〜３０μｍ角であシ、また、ポリイミ
ド絶縁層５の最上層は接着する以前の状態で反キャアー
となっている。ここで、集積回路γ側のポリイミド絶縁
層９および垂直配線８と、セラミック多層回路基板１側
のポリイミド絶縁層５および垂直配線６とはそれぞれ対
向させ、圧力約２１’＃ ／ｒｎ２＋温度約４温度約４
特０気で接合される。これによってポリイミド絶縁層５
および９はそれぞれ完全にキュアーされ、かつ垂直線６
および８は金（Ａｕ）−金（Ａｕ）熱圧着されて接合さ
れる。この場合、垂直配線６および８が熱圧着される際
、ワイヤポンディング、 ＴＡＢ接続の如く局部的に圧
力が加わらず、集積回路７のポリイミド絶縁層９の面と
セラミック多層基板１のポリイミド絶縁層５とが当接す
るため、絶縁層５および９の変形，破壊が全くなくなる
。
ージの一実施例を示す図であシ、第１図は全体の断面図
、第２図はその一部拡大断面図をそれぞれ示しだもので
ある。同図において、セラミック多層基板１は、内部に
タングステン（Ｗ）またはモリプデ／（Ｍｏ）からなる
電源パターン２およヒ金（Ａｕ） 、銀パラジウム（Ａ
ｇ／′Ｐｄ）からなる信号系パターン３を含むアルミナ
グリーンシート製の多層回路基板であり、この多層基板
１の下面にはコパール材等からなる入出力ピン４が銀ろ
う付けされている。また、この多層基板１０表面にはポ
リイミド絶縁膜５および前記電源系パターン２．信号系
パターン３に接続する複数の垂直配線６が形成されてい
る。そして、これらの垂直配線６が形成されたポリイミ
ド絶縁層５上には、複数の集積回路γがその底面に形成
された垂直配線８とポリイミド絶縁層９とをそれぞれ接
着させて接合されている。この集積回路γの底面に形成
された垂直配線８は材質が金（Ａｕ）からなり、その大
きさは２０〜３０μｍ角であり、またポリイミド絶縁層
９は接着する以前はポリイミド樹脂の脱水閉環反応の中
間段階（反キュアー状態）となっている。同様にセラミ
ック多層基板１側の垂直配！６も材質は金（Ａｕ ）で
その大きさは２０〜３０μｍ角であシ、また、ポリイミ
ド絶縁層５の最上層は接着する以前の状態で反キャアー
となっている。ここで、集積回路γ側のポリイミド絶縁
層９および垂直配線８と、セラミック多層回路基板１側
のポリイミド絶縁層５および垂直配線６とはそれぞれ対
向させ、圧力約２１’＃ ／ｒｎ２＋温度約４温度約４
特０気で接合される。これによってポリイミド絶縁層５
および９はそれぞれ完全にキュアーされ、かつ垂直線６
および８は金（Ａｕ）−金（Ａｕ）熱圧着されて接合さ
れる。この場合、垂直配線６および８が熱圧着される際
、ワイヤポンディング、 ＴＡＢ接続の如く局部的に圧
力が加わらず、集積回路７のポリイミド絶縁層９の面と
セラミック多層基板１のポリイミド絶縁層５とが当接す
るため、絶縁層５および９の変形，破壊が全くなくなる
。
以上説明Ｌ＆ように本発明によれば、多層回路配線を有
するセラミック多層基板上のポリイミド絶縁層および垂
直配線と、集稍回路上のポリイミド絶縁層緑層および垂
直配線とをそれぞれ対向させて１幻ＧＡ−ｌ ｆｒ？
ＬＶ Ｆ ｈ− 、ｊＡｈＦｓｎｕｒｎ ｂｊ下Ｆ＞
Ｗｋ Ａ什法で接続することができるので、実装密度を
向上させることができるとともに、信頼性の高ｂマルチ
チップパッケージが得られるという極めて優れた効果を
有する。
するセラミック多層基板上のポリイミド絶縁層および垂
直配線と、集稍回路上のポリイミド絶縁層緑層および垂
直配線とをそれぞれ対向させて１幻ＧＡ−ｌ ｆｒ？
ＬＶ Ｆ ｈ− 、ｊＡｈＦｓｎｕｒｎ ｂｊ下Ｆ＞
Ｗｋ Ａ什法で接続することができるので、実装密度を
向上させることができるとともに、信頼性の高ｂマルチ
チップパッケージが得られるという極めて優れた効果を
有する。
【図面の簡単な説明】
第１図および第２図は本発明によるマルチチップパッケ
ージの一実施例を示す全体断面図およびその一部拡大断
面図である。 １・・・拳セラミック多層基板、２・書・・電源系パタ
ーン、３・・・・入出力ピン、４・・・・信号系パター
ン、５・・・・ポリイミド絶縁層、６・・・・垂直配線
、７・・・・集積回路、８・・・・垂直配線、９・・・
・ポリイミド絶縁層。
ージの一実施例を示す全体断面図およびその一部拡大断
面図である。 １・・・拳セラミック多層基板、２・書・・電源系パタ
ーン、３・・・・入出力ピン、４・・・・信号系パター
ン、５・・・・ポリイミド絶縁層、６・・・・垂直配線
、７・・・・集積回路、８・・・・垂直配線、９・・・
・ポリイミド絶縁層。
Claims (1)
- 内部に多層回路配線を有するセラミック多層基板と、前
記多層基板の下面に接続された入出力ピンと、前記多層
基板の表面に形成されたポリイミド絶縁層および垂直配
線と、前記ポリイミド絶縁層および垂直配線にそれぞれ
接合されたポリイミド絶縁層および垂直配線を有する複
数の集積回路とを備えたことを特徴とするマルチチップ
パッケージ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25065385A JPS62111457A (ja) | 1985-11-11 | 1985-11-11 | マルチチツプパツケ−ジ |
| US07/259,319 US4874721A (en) | 1985-11-11 | 1988-10-18 | Method of manufacturing a multichip package with increased adhesive strength |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25065385A JPS62111457A (ja) | 1985-11-11 | 1985-11-11 | マルチチツプパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62111457A true JPS62111457A (ja) | 1987-05-22 |
| JPH0462457B2 JPH0462457B2 (ja) | 1992-10-06 |
Family
ID=17211052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25065385A Granted JPS62111457A (ja) | 1985-11-11 | 1985-11-11 | マルチチツプパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62111457A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2675946A1 (fr) * | 1991-04-25 | 1992-10-30 | Sorep | Procede de montage d'une puce a circuit integre sur un substrat de cablage. |
| US5309021A (en) * | 1991-10-16 | 1994-05-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having particular power distribution interconnection arrangement |
| JPH08250896A (ja) * | 1995-03-07 | 1996-09-27 | Nec Corp | 実装装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102368576B1 (ko) * | 2020-11-09 | 2022-02-25 | 한국교통대학교산학협력단 | 지역 동적 지도를 이용한 채널상태 예측을 통한 무선 통신을 수행하기 위한 방법 및 장치 |
-
1985
- 1985-11-11 JP JP25065385A patent/JPS62111457A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2675946A1 (fr) * | 1991-04-25 | 1992-10-30 | Sorep | Procede de montage d'une puce a circuit integre sur un substrat de cablage. |
| WO1992020101A1 (fr) * | 1991-04-25 | 1992-11-12 | Societe Rennaise D'electronique Professionnelle (S.O.R.E.P.) | Procede de montage d'une puce a circuit integre sur un substrat de cablage |
| US5309021A (en) * | 1991-10-16 | 1994-05-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having particular power distribution interconnection arrangement |
| JPH08250896A (ja) * | 1995-03-07 | 1996-09-27 | Nec Corp | 実装装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0462457B2 (ja) | 1992-10-06 |
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