JP2000323610A - フィルムキャリア型半導体装置 - Google Patents

フィルムキャリア型半導体装置

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Abstract

(57)【要約】 【課題】 電源系配線のインダクタンスを低減すること
ができ、高速半導体デバイスとして好適のTape−B
GA用TABを用いたフィルムキャリア型半導体装置を
提供する。 【解決手段】 金属2層構造Tape−BGA用フィル
ムキャリアテープ10の金属薄膜層である配線パターン
5aと導電性のスティフナ12とを導電性接着剤15に
よって接合することにより、スティフナ12にVDD電
位の電源系プレーンとしての機能を持たせる。これによ
りVDD系配線を金属ベタ層とすることができ、VDD
系配線のインダクタンスを著しく低減することができ
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、Tape−BGA
(Tape−Ball Grid Array)用TAB(Tape automated
bonding)を用いたフィルムキャリア型半導体装置に関
し、特に、電源系配線のインダクタンスが低減され高速
半導体デバイスとして好適のフィルムキャリア型半導体
装置に関する。
【0002】
【従来の技術】近時、半導体集積回路装置の小型化及び
多ピン化による高集積化に伴い、このような高集積化し
た半導体素子を搭載する多ピンパッケージとして、イン
ナーリードの狭ピッチ化に対応できるTAB技術を応用
したBGAパッケージ技術が開発され実用化が図られて
いる。
【0003】BGA半導体装置は、集積回路チップをC
OB(Chip On Board)のようにワイヤーボンディング
した後モールドし、パッケージ裏面にエリア状に形成さ
れたハンダ・バンプによりプリント基板に直接ハンダ付
する。このBGAは接続端子を2次元的に配列してお
り、多ピン化することが容易である上、電気的特性にも
優れており、また低コスト向きのパッケージとして期待
されている。
【0004】BGAパッケージの一種であるTape−
BGA半導体装置は、半導体素子上の電極に接続された
TABテープの信号配線上に、外部接続用のハンダ・ボ
ールをアレー状に配置して構成されている。このTap
e−BGA半導体装置は、量産性及び加工性の点におい
ても他のBGAパッケージよりも優れている。
【0005】図3は従来のTape−BGAを用いたフ
ィルムキャリア型半導体装置の断面図である(特開平1
0−303339号公報)。図3に示すように、ポリイ
ミド等からなる絶縁ベースフィルム21上に複数個のイ
ンナリード22が形成されており、このインナーリード
22はベースフィルム21のデバイスホール24内に延
出している。そして、このインナーリード22のデバイ
スホール24内の端部に集積回路(LSI)チップ23
の表面に設けられた電極が接続されている。また、絶縁
ベースフィルム21のインナーリード22側の表面及び
その反対側の裏面上には、夫々金属薄膜層からなる配線
パターン25a及び金属薄膜ベタ層であるGNDプレー
ン25bが形成されており、その周囲には、エポキシ系
樹脂等の熱硬化性樹脂からなるソルダレジスト膜26
a,26bが形成されている。
【0006】インナリード22のうち、GND電位のイ
ンナーリードは、デバイスホール24の近傍のベースフ
ィルム21に設けられた微細ビアホール29を介してG
NDプレーン25bに接続されている。その他の電源V
DD系及び信号系リードはデバイスホール24から離れ
た位置のベースフィルム21上に設けられた外部端子形
成用ランド部まで配線パターン25aにより引き回され
ている。
【0007】ベースフィルム21のGNDプレーン25
bが形成された面には、外部端子形成用アウターリード
ボンディング(OLB)部が形成されており、絶縁ベー
スフィルム21に設けられたスルーホール27を介して
外部端子形成用ランド部と外部端子形成用OLB部とが
接続されている。このようにして、金属2層からなるT
ABテープ(Tape−BGA用フィルムキャリアテー
プ)30が構成されている。
【0008】更に、絶縁ベースフィルム21の外部端子
形成用OLB部上には、多層配線基板と接続するための
外部端子として、VDD(電源)系ハンダボール28が
設けられており、このハンダボール28はスルーホール
27に接続されている。また、GND系ハンダボール及
び信号系ハンダボールも設けられている。
【0009】更にまた、TABテープ30の配線パター
ン25a側のソルダレジスト膜6a上には、補強板32
が絶縁性接着剤35により固定されており、LSIチッ
プ23及び補強板32の裏面は、絶縁性接着剤39によ
りヒートスプレッダ36に固定されている。また、LS
Iチップ23及びインナーリード22は絶縁性樹脂38
により被覆されている。
【0010】しかしながら、上述のフィルムキャリア型
半導体装置では、半導体チップ内の放熱性が悪く、接合
部に応力集中が発生するなどの問題があった。
【0011】そこで、例えばチップの熱を外部に放熱す
るために熱抵抗が低いTape−BGAパッケージの製
造方法(特開平9−32645号公報)が開示されてい
る。この従来のTape−BGAパッケージの製造方法
では、補強板の上又は補強板に形成された開口内に半導
体チップを搭載し、補強板のヒートシンクを備えること
によって熱抵抗を下げている。
【0012】また、基板実装性を向上させることを目的
としたTape−BGAタイプの半導体装置が特開平1
0−223698号公報に開示されている。このTap
e−BGAタイプの半導体装置は、図4に示すように、
ポリイミド等の耐熱絶縁性樹脂フィルム38上に信号配
線が形成され、この信号配線の先端部が半導体素子39
の電極と電気的に接続されている。また、封止樹脂44
により半導体素子39が保護されており、更に半導体素
子39搭載用開口部が穿設された補強板40が耐熱絶縁
性樹脂フィルム38の表面に接着層41を介して固定さ
れ、更に信号配線の外部接続部にハンダ・ボール42が
搭載されている。このように構成されるTape−BG
Aタイプの半導体素子において、補強板の開口部に沿っ
てスリット部43が穿設されており、このスリット43
によりTABテープの補強板40と実装基板の熱膨張の
差異により発生する応力を緩和し、分散することにより
基板実装性の向上を図っている。
【0013】
【発明が解決しようとする課題】しかしながら、上述の
従来の各Tape−BGAパッケージは、配線層と絶縁
層を介して金属薄膜ベタ層(GNDプレーン)が設けら
れたマイクロストリップライン構成の金属2層テープ構
成であるため、半導体ICの動作周波数が300MHz
〜400MHzとなるような高速デバイスに対してはイ
ンダクタンスが大きすぎ、このような高速デバイスとし
ては適用できないという問題点がある。
【0014】本発明はかかる問題に鑑みてなされたもの
であって、電源(VDD)系配線のインダクタンスを大
幅に低減させ、高速デバイスとして好適のフィルキャリ
ア型半導体装置を提供することを目的とする。
【0015】
【課題を解決するための手段】本発明に係るフィルムキ
ャリア型半導体装置は、絶縁性ベースフィルムと、前記
ベースフィルムの一面に形成された金属薄膜層からなる
インナーリード及び信号配線パターンと、前記ベースフ
ィルムの他面に形成された金属薄膜層からなるGNDプ
レーンと、前記一面上に導電体により固定された導電性
支持板とを有し、前記支持板はVDD電位の電源系プレ
ーンとして機能することを特徴とする。
【0016】このフィルムキャリア型半導体装置におい
て、前記導電体は例えば導電性接着剤又は金属ピンであ
る。また、前記絶縁性ベースフィルムは例えばポリイミ
ドフィルムであり、前記一面及び前記他面上にソルダー
レジストを設けることができる。更に、前記導電性支持
板にはヒートスプレッダを設けることができる。
【0017】本発明においては、信号配線パターンが設
けられた金属薄膜層と金属支持板とが導電性接着剤又は
金属ピンによって接続しているために、前記金属支持板
がVDD電位の電源プレーンとしての機能をもつ。従っ
て、VDD系配線を金属ベタ層とし、VDD系端子のイ
ンダクタンスを著しく低減することができる。
【0018】
【発明の実施の形態】以下、本発明の実施例に係るフィ
ルムキャリア型半導体装置について、添付の図面を参照
して具体的に説明する。本実施例に係るフィルムキャリ
ア型半導体装置は金属2層構造Tape−BGA用フィ
ルムキャリアテープであるTABテープ10を用いる。
図1は本発明の第1の実施例に係るフィルムキャリア型
半導体装置を示す断面図である。
【0019】本実施例においては、ポリイミド等からな
る絶縁ベースフィルム1上に複数個のインナリード2が
形成されており、このインナーリード2はベースフィル
ム1のデバイスホール4内に延出している。そして、こ
のインナーリード2のデバイスホール4内の端部にLS
Iチップ3の表面に設けられた電極が接続されている。
また、絶縁ベースフィルム1のインナーリード2側の表
面及びその反対側の裏面上には、夫々金属薄膜層からな
る配線パターン5a及び金属薄膜ベタ層であるGNDプ
レーン5bが形成されており、その周囲には、エポキシ
系樹脂等の熱硬化性樹脂からなるソルダレジスト膜6
a,6bが形成されている。
【0020】インナリード2のうち、GND電位のイン
ナーリードは、デバイスホール4の近傍のベースフィル
ム1に設けられた微細ビアホール9を介してGNDプレ
ーン5bに接続されている。その他のVDD系及び信号
系リードはデバイスホール4から離れた位置の絶縁ベー
スフィルム1上に設けられた外部端子形成用ランド部ま
で配線パターン5aにより引き回されている。
【0021】絶縁ベースフィルム1のGNDプレーン5
bが形成された面には、外部端子形成用OLB部が形成
されており、絶縁ベースフィルム1に設けられたスルー
ホール7を介して外部端子形成用ランド部と外部端子形
成用OLB部とが接続されている。このようにして、金
属2層からなるTABテープ(Tape−BGA用フィ
ルムキャリアテープ)10が構成されている。
【0022】更に、絶縁ベースフィルム1の外部端子形
成用OLB部上には、多層配線基板と接続するための外
部端子として、VDD系ハンダボール8が設けられてお
り、このハンダボール8はスルーホール7に接続されて
いる。また、GND系ハンダボール及び信号系ハンダボ
ールも設けられている。
【0023】本実施例に係るフィルムキャリア型半導体
装置においては、このように構成されたTABテープ1
0のデバイスホール4にLSIチップ3が配置され、L
SIチップ3の電極とインナーリード2とが接続されて
いる。LSIチップ3とTABテープ10とは、デバイ
スホール4内でエポキシ系樹脂等の絶縁性樹脂11をポ
ッティングすることにより相互に固定されている。TA
Bテープ10の配線パターン5aに設けられているソル
ダーレジスト6aは、VDD系電源の外部端子形成用ラ
ンド部13にのみソルダーレジスト開口部14が設けら
れている。そして、このソルダーレジスト6aの上に導
電性接着剤15により導電性のスティフナ12が接合さ
れている。これにより、VDD系電源の外部端子形成用
ランド部13とスティフナ12との間の電気的接続が得
られる。スティフナ12及びLSIチップ3におけるベ
ースフィルム1の反対側の面には伝熱面を拡大し放熱さ
せるために絶縁性接着剤19によりヒートスプレッダ1
6が接合されている。ヒートスプレッダ16は、Cu若
しくはAl等の金属材料又はアルミナ、AlN若しくは
SiC等のセラミック材料からなる放熱性が高い平板で
ある。
【0024】このように、TABテープ10の配線パタ
ーン5a側の配線上に設けられた導電性のスティフナ1
2は導電性接着剤15によりTABテープ10に接合さ
れているのでスティフナ12はVDD系電位のVDD系
プレーンとして機能する。従って、従来のGNDプレー
ン及び金属薄膜層である配線パターンの金属2層構成と
比較して、本実施例はGNDプレーン5b、VDD系プ
レーン及び配線パターン面を有する金属3層構成であ
り、VDD系配線のインダクタンスを大幅に低減させる
ことができ、デバイスの高速化が容易となる。
【0025】なお、配線パターン5a上のソルダーレジ
スト膜6aに対してGND系電位の外部端子用ランド部
13にのみソルダーレジスト開口部14を設けることに
より、スティフナ12をGNDプレーンとしての機能を
与えることも可能であり、GNDプレーン、配線パター
ン面及びGNDプレーンの金属3層構造を有するマイク
ロストリップライン線路も形成可能であり、搭載するデ
バイスの機能により選択することも可能である。
【0026】次に、本発明の第2の実施例について説明
する。本実施例は、VDD系電位の外部端子形成用ラン
ド部13とスティフナ12間の電気的接続のために、導
電性接着剤の代わりに金属ピンを用いたものである。図
2は本実施例に係るフィルムキャリア型半導体装置を示
す断面図である。図2において、第1の実施例と同一の
構成要素には、同一の符号を付してその詳細な説明は省
略する。
【0027】本実施例においては、第1の実施例と同様
のTABテープ10の一面に形成された金属薄膜層であ
る配線パターン5a及びTABテープ10の他面に形成
されたGNDプレーン面5b上にはソルダーレジスト膜
6a,6bが形成されている。この配線パターン5a上
のソルダーレジスト膜6aは、VDD系電位の外部端子
形成用ランド部13にのみソルダーレジスト開口部14
が設けられていおり、外部端子形成用ランド部13と導
電性のスティフナ12は、ソルダーレジスト開口部14
から導電性を有する金属製ピン17を用いてスティフナ
12にハンダ付け又は金属溶接することで接続されてい
る。また、ソルダーレジスト膜6aとスティフナ12は
絶縁性接着剤18によって接着されており、金属製ピン
17を用いた接続部以外は全て絶縁されている。
【0028】このように構成されたフィルムキャリア型
半導体装置においては、導電性を有する金属のピンによ
りTABテープ10とスティフナ12との電気的接続を
確保しているため、接続部における電気抵抗及び信頼性
が向上し、高信頼性が要求されるアプリケーションへの
適用が容易となる。
【0029】
【発明の効果】以上詳述したように、本発明によれば金
属2層構造Tape−BGA用フィルムキャリアテープ
の一面の電源系信号配線パターンと導電性支持板とを導
電体を介して接続するので、金属支持板にVDD電位の
電源プレーンとしての機能を持たせることができる。こ
のため、VDD系配線を金属ベタ層とすることができ、
VDD系配線のインダクタンスを大幅に低減し、高速デ
バイスを得ることが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係るフィルムキャリア
型半導体装置を示す断面図である。
【図2】本発明の第2の実施例に係るフィルムキャリア
型半導体装置を示す断面図である。
【図3】従来のフィルムキャリア型半導体装置を示す断
面図である。
【図4】従来のTape−BGAタイプの半導体装置を
表す断面図である。
【符号の説明】
1,21;絶縁ベースフィルム 2,22;インナリード 3,23;集積回路(LSI)チップ 4,24;デバイスホール 5a,25a;配線パターン 5b,25b;GNDプレーン 6a,6b,26a,26b;ソルダレジスト膜 7,27;スルーホール 8,28;半田ボール 9,29;微細ビアホール 10,30;TABテープ 11,38;絶縁性樹脂 12;スティフナ 13;外部端子形成用ランド部 14;ソルダーレジスト開口部 15;導電性接着剤 16,36;ヒートスプレッダ 17;金属製ピン 18,19,35,39;絶縁性接着剤 32;補強板 41;TABテープ 42;半導体素子 43;補強板 44;接着層 45;ハンダボール 46;スリット部 47;封止樹脂

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 絶縁性ベースフィルムと、前記ベースフ
    ィルムの一面に形成された金属薄膜層からなるインナー
    リード及び信号配線パターンと、前記ベースフィルムの
    他面に形成された金属薄膜層からなるGNDプレーン
    と、前記一面上に導電体により固定された導電性支持板
    とを有し、前記支持板はVDD電位の電源系プレーンと
    して機能することを特徴とするフィルムキャリア型半導
    体装置。
  2. 【請求項2】 前記導電体が導電性接着剤であることを
    特徴とする請求項1に記載のフィルムキャリア型半導体
    装置。
  3. 【請求項3】 前記導電体が金属ピンであることを特徴
    とする請求項1に記載のフィルムキャリア型半導体装
    置。
  4. 【請求項4】 前記絶縁性ベースフィルムがポリイミド
    フィルムであることを特徴とする請求項1乃至3のいず
    れか1項に記載のフィルムキャリア型半導体装置。
  5. 【請求項5】 前記一面及び前記他面上にソルダーレジ
    ストが設けられていることを特徴とする請求項1乃至4
    のいずれか1項に記載のフィルムキャリア型半導体装
    置。
  6. 【請求項6】 前記導電性支持板にはヒートスプレッダ
    が設けられていることを特徴とする請求項1乃至5のい
    ずれか1項に記載のフィルムキャリア型半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2312921A1 (en) 2009-10-02 2011-04-20 Fujitsu Limited Interconnect board, printed circuit board unit, and method
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664618B2 (en) * 2001-05-16 2003-12-16 Oki Electric Industry Co., Ltd. Tape carrier package having stacked semiconductor elements, and short and long leads
US6730536B1 (en) 2001-06-28 2004-05-04 Amkor Technology, Inc. Pre-drilled image sensor package fabrication method
JP3560599B2 (ja) * 2002-04-26 2004-09-02 松下電器産業株式会社 電子回路装置
JP3947525B2 (ja) * 2003-04-16 2007-07-25 沖電気工業株式会社 半導体装置の放熱構造
US7071556B2 (en) * 2004-09-10 2006-07-04 Jinghui Mu Tape ball grid array package with electromagnetic interference protection and method for fabricating the package
US7649254B2 (en) * 2006-05-01 2010-01-19 Flextronics Ap, Llc Conductive stiffener for a flexible substrate
DE102008052244A1 (de) * 2008-10-18 2010-04-22 Carl Freudenberg Kg Flexible Leiterplatte
KR101601815B1 (ko) * 2014-02-06 2016-03-10 삼성전기주식회사 임베디드 기판, 인쇄회로기판 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2312921A1 (en) 2009-10-02 2011-04-20 Fujitsu Limited Interconnect board, printed circuit board unit, and method
EP2312920A2 (en) 2009-10-02 2011-04-20 Fujitsu Limited Interconnect board, printed circuit board unit, and method
US8289728B2 (en) 2009-10-02 2012-10-16 Fujitsu Limited Interconnect board, printed circuit board unit, and method

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