JPH0575014A - 半導体チツプの実装構造 - Google Patents
半導体チツプの実装構造Info
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Abstract
ント板ユニットの半導体チップ実装構造に関し、ベアチ
ップを積層して配線基板に実装することによりプリント
板ユニットの小型化と軽量化をはかることを目的とす
る。 【構成】 ベアチップ12の一方の面に形成された接続端
子12-1aを除く基板12-1の表面に絶縁膜13を施して、露
出した上記接続端子12-1aから他方の面の該接続端子12
-1aと対応する位置に導体パターン14を上記絶縁膜13の
表面に形成し、当該導体パターン14と上記接続端子12-1
aを接続することにより複数個の上記ベアチップ12を積
層して、積層体の一端側に位置する該ベアチップ12の該
接続端子12-1aとプリント配線基板1のフットパターン
1-1 とを接続して実装する。
Description
成用に使用されるプリント板ユニットの半導体チップ実
装構造に関する。
プロセッサー,パーソナルコンピューター等の電子機器
は更に小型化と多くの機能が要求されるに伴い、これら
の機器に装着されるプリント板ユニットには多数個の半
導体装置を高密度に実装することが必要となっている。
はかれる半導体チップ本体(以下ベアチップと略称す
る)をプリント配線基板(以下配線基板と略称する)へ
直接表面実装しているが、これらベアチップを立体的に
高密度実装することができる新しい半導体チップの実装
構造が要求されている。
造は、図4(b) に示すように例えば四方向フラットリー
ドパッケージタイプ(QFP)の半導体装置2において
は、半導体素子2-3 と導通してパッケージ2-1 の側面よ
り突出させて配列した複数本のリード2-2 と対応する位
置に微細幅のフットパターン1-1 を複数個枡形に配列し
た配線基板1に、前記半導体装置2のリード2-2 と当該
フットパターン1-1 を位置合わせして配線基板1に半導
体装置2を載置し、リフローボンディング等により前記
フットパターン1-1 に施した図示していない半田を溶融
して、図4(a) に示すように配線基板1の主面に多数個
の半導体装置2が表面実装されている。
導体装置の実装構造で問題となるのは、第4図(b) に示
すように配線基板1の表面に形成されたフットパターン
1-1 と半導体素子2-3 を覆ったパッケージ2-1 のリード
2-2 を接合することにより多数個の半導体装置2が実装
されているから、この実装される半導体装置2の外形寸
法はパッケージ2-1 により大きくなって実装される配線
基板1も大きくせねばならぬので装置の小型化を阻むと
いう問題が生じている。
1 により半導体装置2が重くなってプリント板ユニット
の重量が増加するという問題も生じていた。本発明は上
記のような問題点に鑑み、ベアチップを積層して配線基
板に実装することによりプリント板ユニットの小型化と
軽量化をはかることができる新しい半導体チップの実装
構造の提供を目的とする。
うにベアチップ12の一方の面に形成された接続端子12-1
aを除く基板12-1の表面に絶縁膜13を施して、露出した
上記接続端子12-1aから他方の面の該接続端子12-1aと
対応する位置に導体パターン14を上記絶縁膜13の表面に
形成し、当該導体パターン14と他のベアチップ12の接続
端子12-1aを接合することにより複数個の上記ベアチッ
プ12を積層して、積層体の一端側に位置する該ベアチッ
プ12の該接続端子12-1aとプリント配線基板1のフット
パターン1-1 とを接続して実装する。
縁膜13を施して、その絶縁膜13より露出した接続端子12
-1aと導通して他方の面の当該接続端子12-1aと対応す
る位置まで導体パターン14を配線し、この導体パターン
14と他のベアチップ12に形成された接続端子12-1aを接
続することで複数個が積層されるから、その最下層に位
置する該ベアチップ12の該接続端子12-1aとプリント配
線基板1のフットパターン1-1 と接続することにより、
配線基板1に形成されたそれぞれのフットパターン1-1
に対して複数個のベアチップ12が実装されてプリント板
ユニットの小型化と軽量化をはかることが可能となる。
細に説明する。図1は第一実施例による半導体チップの
実装構造を示す側断面図、図2は第二実施例の実装構造
を示す側断面図、図3は第二実施例に使用するベアチッ
プのスルーホール形成方法を説明する工程順側断面図を
示し、図中において、図4と同一部材には同一記号が付
してあるが、その他の12は第一実施例の実装構造に使用
するベアチップ,22は第二実施例の実装構造に使用する
ベアチップである。
シリコン等よりなる薄い基板12-1の中央部に半導体素子
の集積回路を形成して、周縁に集積回路から引き出され
た複数個の接続端子12-1aが配設された半導体装置の素
子本体である。
体チップの実装構造は、図1(a) に示すようにベアチッ
プ12の基板12-1の一方の面に形成された接続端子12-1a
を除く全表面に絶縁樹脂よりなる絶縁膜13を施すことに
より当該接続端子12-1aを露出させ、この絶縁膜13の表
面から露出した前記接続端子12-1aと導通させて当該接
続端子12-1aと対応する位置の他方の面までエポキシ系
の導電性塗料により導体パターン14を形成する。
して複数個のベアチップ12とTABによりリード12-2を
設けたベアチップ12' とを、導体パターン14と接続端子
12-1aまたはそれぞれの導体パターン14を接続してベア
チップ12,12' の積層体を形成し、この積層体の接続端
子12-1aを上向きにして最下層に位置する該ベアチップ
12' のボンディング等により配線されたリード12-2をプ
リント配線基板1のフットパターン1-1 へ結合すること
により実装する。
aを同一方向にして複数個の上記ベアチップ12を導体パ
ターン14で接続して積層し、この積層体の上記接続端子
12-1aを下向きにして最下層に位置する該ベアチップ12
の接続端子12-1a,または当該導体パターン14と配線基
板1のフットパターン1-1 を導電性接着剤15により結合
して実装する。
方法は、図3(a) に示すように単結晶シリコンより例え
ば400μmの板厚に成形したベアチップの基板22-1の
一方の面にエッチングレジスト22-4を塗布し、表裏導通
を必要とする位置に例えば100μm径の当該エッチン
グレジスト22-4を除去して、真空槽内でエッチングによ
り図3(b) に示す如く100μm径で深さ320μmの
スルーホール22-1bを穿設し、図3(c) に示す如く前記
エッチングレジスト22-4を除去した後に、蒸着等により
スルーホール22-1b内に表裏導通導体22-1dを充填する
とともに入り口に150μm径の電極パッド22-1cを形
成する。
体22-1dが充填された基板22-1の下面,即ち電極パッド
22-1cに対して反対側の面を100μm研磨することに
より表裏導通導体22-1dの端面を露出させ、その後にこ
の基板22-1の表面に半導体素子の集積回路を形成してそ
れぞれの接続端子に複数本の微細なリードをATBによ
って配線するとともに、上記電極パッド22-1cの上,ま
たは表裏導通導体22-1dを端面に半田等による接続バン
プを形成している。
よる半導体チップの実装構造は、図2に示すようにリー
ド22-2の配線側を同一方向にして表裏導通導体22-1dの
接続バンプ22-3により複数個のベアチップ22を接続して
積層し、この積層されたベアチップ22のリード22-2を上
向きにして最下層のベアチップ22を接着剤等により配線
基板1に固着して、各ベアチップ22のリード22-2をボン
ディング等により前記配線基板1のフットパターン1-1
に接続している。
よれば極めて簡単な構成で、配線基板に形成されたそれ
ぞれのフットパターンに対して複数個のベアチップが実
装されるからプリント板ユニットの小型化と軽量化をは
かることができる等の利点があり、著しい経済的及び、
信頼性向上の効果が期待できる半導体チップの実装構造
を提供することができる。
装構造を示す拡大側断面図である。
ある。
ール形成方法を説明する工程順側断面図である。
アチップ、12-1, 22-1は基板、 12-1
a,22-1aは接続端子、12-2, 22-2はリード、13は絶縁
膜、14は導体パターン、15は導電性接着剤、22-1bはス
ルーホール22-1a、 22-1cは電極パッド、22-1
dは表裏導通導体、22-3は接続バンプ、22-4はエッチン
グレジスト、
Claims (3)
- 【請求項1】 ベアチップ(12)の一方の面に形成され
た接続端子(12-1a)を除く基板(12-1)の表面に絶縁膜(1
3)を施して、露出した上記接続端子(12-1a)から他方の
面の該接続端子(12-1a) と対応する位置に導体パターン
(14)を上記絶縁膜(13)の表面に形成し、当該導体パター
ン(14)と上記接続端子(12-1a) またはそれぞれの該導体
パターン(14)を接続することにより複数個の上記ベアチ
ップ(12)を積層して、積層体の一端側に位置する該ベア
チップ(12)とプリント配線基板(1) のフットパターン(1
-1) とを接続して実装したことを特徴とする半導体チッ
プの実装構造。 - 【請求項2】 基板(22-1)に形成された表裏導通導体
(22-1d) の接続バンプ(22-3)により複数個のベアチップ
(22)を接続することによりリード(22-2)を同一方向に向
けて積層し、当該積層体の一端側に位置する該ベアチッ
プ(22)の背面を絶縁性接着剤によりプリント配線基板
(1) に固着するとともに、当該プリント配線基板(1) の
フットパターン(1-1) に各該リード(22-2)を接続したこ
とを特徴とする請求項1記載の半導体チップの実装構
造。 - 【請求項3】 ベアチップ(22)を形成する基板(22-1)
の一方の面にエッチングレジスト(22-4)を塗布してエッ
チングにより一定深さのスルーホール(22-1b) を形成
し、当該スルーホール(22-1b) に表裏導通導体(22-1d)
を充填して当該基板(22-1)の他方の面を研磨することに
より表裏導通導体(22-1d) の端面を露出させ、上記基板
(22-1)の中央部に半導体の集積回路を形成するとともに
周縁に複数個の接続端子を形成して微細なリードを配線
し、他方の面より露出した上記表裏導通導体(22-1d) の
端面に接続バンプ(22-3)を設けたことを特徴とする請求
項2記載の半導体チップ。
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ID=16968953
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