JP3016910B2 - 半導体モジュール構造 - Google Patents
半導体モジュール構造Info
- Publication number
- JP3016910B2 JP3016910B2 JP3179719A JP17971991A JP3016910B2 JP 3016910 B2 JP3016910 B2 JP 3016910B2 JP 3179719 A JP3179719 A JP 3179719A JP 17971991 A JP17971991 A JP 17971991A JP 3016910 B2 JP3016910 B2 JP 3016910B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- chip
- substrate
- chip substrate
- connection pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体回路の形成され
た半導体チップを複数個モジュール化して、高密度に実
装する半導体モジュール構造に関するものである。
た半導体チップを複数個モジュール化して、高密度に実
装する半導体モジュール構造に関するものである。
【０００２】近年、電子機器の小型化、高機能化のた
め、複数個の半導体チップを一つの配線基板上に搭載し
てモジュール化することにより、電子機器のマザーボー
ド上に高密度に実装することが行われているが、複数の
半導体チップを配線基板を介して接続してモジュール化
するため、半導体チップ間を平面的に配置する配線基板
をあまり小さくできず、より高密度に半導体チップを実
装することのできる半導体モジュール構造が求められて
いる。
め、複数個の半導体チップを一つの配線基板上に搭載し
てモジュール化することにより、電子機器のマザーボー
ド上に高密度に実装することが行われているが、複数の
半導体チップを配線基板を介して接続してモジュール化
するため、半導体チップ間を平面的に配置する配線基板
をあまり小さくできず、より高密度に半導体チップを実
装することのできる半導体モジュール構造が求められて
いる。
【０００３】
【従来の技術】従来、半導体モジュール構造としては、
図５に示すように、樹脂やセラミック基材等に配線パタ
ーンをプリントしてなるモジュール基板１０上に、シリ
コン基板上に半導体回路を形成してなる半導体チップ２
０を、半田パンプやホンディングワイヤ等により接続し
て、複数個搭載し、半導体チップ２０をシールキャップ
３０や樹脂コートで保護して、半導体モジュールを構成
していた。そして、マザーボード４０上には、モジュー
ル基板１０に形成された外部接続リード１１０によって
接続するようになっていた。
図５に示すように、樹脂やセラミック基材等に配線パタ
ーンをプリントしてなるモジュール基板１０上に、シリ
コン基板上に半導体回路を形成してなる半導体チップ２
０を、半田パンプやホンディングワイヤ等により接続し
て、複数個搭載し、半導体チップ２０をシールキャップ
３０や樹脂コートで保護して、半導体モジュールを構成
していた。そして、マザーボード４０上には、モジュー
ル基板１０に形成された外部接続リード１１０によって
接続するようになっていた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
半導体モジュール構造では、モジュール基板１０上に半
導体チップ２０を平面的に配置して、それぞれ半導体チ
ップ２０間をモジュール基板１０上にプリントされた配
線パターンで接続するものであるから、半導体チップ２
０、２０、…の搭載部と配線パターンの形成部がモジュ
ール基板１０上に必要であり、モジュール基板１０の面
積を十分小さくすることができないという欠点があっ
た。
半導体モジュール構造では、モジュール基板１０上に半
導体チップ２０を平面的に配置して、それぞれ半導体チ
ップ２０間をモジュール基板１０上にプリントされた配
線パターンで接続するものであるから、半導体チップ２
０、２０、…の搭載部と配線パターンの形成部がモジュ
ール基板１０上に必要であり、モジュール基板１０の面
積を十分小さくすることができないという欠点があっ
た。
【０００５】本発明は、以上の欠点を解消すべくなされ
たものであって、複数の半導体チップをモジュール基板
上に平面的に配置することなく、実装面積を小さくし
て、小型かつ高密度な半導体モジュール構造を提供する
ことを目的とするものである。
たものであって、複数の半導体チップをモジュール基板
上に平面的に配置することなく、実装面積を小さくし
て、小型かつ高密度な半導体モジュール構造を提供する
ことを目的とするものである。
【０００６】
【課題を解決するための手段】本発明を実施例に対応す
る図１ないし図３に基づいて説明すると、半導体回路２
を形成したチップ基板１の表面１１および裏面１２に
は、それぞれ配線パターン３および接続パッド４を形成
している。さらに、チップ基板１には表裏面１１、１２
間を貫通して表裏面の配線パターン３、３を接続するビ
アホール５を形成している。そして、複数の前記チップ
基板１の表面側の接続パッド４上に上段のチップ基板１
の裏面側の接続パッド４２を重ねて多段に接続して形成
する。
る図１ないし図３に基づいて説明すると、半導体回路２
を形成したチップ基板１の表面１１および裏面１２に
は、それぞれ配線パターン３および接続パッド４を形成
している。さらに、チップ基板１には表裏面１１、１２
間を貫通して表裏面の配線パターン３、３を接続するビ
アホール５を形成している。そして、複数の前記チップ
基板１の表面側の接続パッド４上に上段のチップ基板１
の裏面側の接続パッド４２を重ねて多段に接続して形成
する。
【０００７】
【作用】上記構成に基づき、本発明においては、チップ
基板１の表裏面１１、１２間を貫通するビアホール５に
より表裏面の配線パターン３、３および接続パッド４、
４を接続しているため、チップ基板１を複数枚上下に積
み重ねて、下段側の表面部接続パッド４と、積み重ねら
れる上段側の裏面部接続パッド４とを半田等により接続
することによって半導体モジュールを構成することがで
きるため、半導体チップをモジュール化して接続するた
めの配線基板が不要となり、かつ上下に積み重ねること
により、マザーボードへの実装面積を一つのチップ基板
の大きさにして、装置の小型化を図ることができ、高密
度化が可能となる。
基板１の表裏面１１、１２間を貫通するビアホール５に
より表裏面の配線パターン３、３および接続パッド４、
４を接続しているため、チップ基板１を複数枚上下に積
み重ねて、下段側の表面部接続パッド４と、積み重ねら
れる上段側の裏面部接続パッド４とを半田等により接続
することによって半導体モジュールを構成することがで
きるため、半導体チップをモジュール化して接続するた
めの配線基板が不要となり、かつ上下に積み重ねること
により、マザーボードへの実装面積を一つのチップ基板
の大きさにして、装置の小型化を図ることができ、高密
度化が可能となる。
【０００８】
【実施例】以下、本発明の望ましい実施例を添付図面に
基づいて詳細に説明する。図１および図２は本発明の半
導体モジュールを構成する半導体素子のチップ基板１を
示すものであり、図３は複数のチップ基板１、１、…を
マザーボード６上に多段に積み重ねて形成された半導体
モジュールＡを示すものである。
基づいて詳細に説明する。図１および図２は本発明の半
導体モジュールを構成する半導体素子のチップ基板１を
示すものであり、図３は複数のチップ基板１、１、…を
マザーボード６上に多段に積み重ねて形成された半導体
モジュールＡを示すものである。
【０００９】図１に示すように、チップ基板１は半導体
回路２を形成するシリコン基板であり、表面１１には、
半導体回路２が形成されている。そして、チップ基板１
には表面１１と裏面１２とを貫通して導通させるビアホ
ール５を形成している。
回路２を形成するシリコン基板であり、表面１１には、
半導体回路２が形成されている。そして、チップ基板１
には表面１１と裏面１２とを貫通して導通させるビアホ
ール５を形成している。
【００１０】チップ基板１の表裏面１１、１２にはそれ
ぞれ対応する位置に接続パッド４、４が形成されてお
り、半導体回路２と接続パッド４とを接続するように配
線パターン３が形成されている。そして、表裏面１１、
１２にそれぞれ形成される配線パターン３、３は図２に
示すようにビアホール５によって導通している。
ぞれ対応する位置に接続パッド４、４が形成されてお
り、半導体回路２と接続パッド４とを接続するように配
線パターン３が形成されている。そして、表裏面１１、
１２にそれぞれ形成される配線パターン３、３は図２に
示すようにビアホール５によって導通している。
【００１１】そして、チップ基板１は図３に示すように
複数枚重ねてマザーボード６上に搭載されるもので、最
下段のチップ基板１の裏面１２に形成されている接続パ
ッド４をマザーボード６の接続パッド６１に半田７や導
電接着剤等によって固定される。そして、チップ基板１
の表面側の接続パッド４には同様にして上段のチップ基
板１の裏面側接続パッド４２を固定して、多段に積み重
ねられ、全体を樹脂コーティング８によって保護するよ
うに搭載されている。
複数枚重ねてマザーボード６上に搭載されるもので、最
下段のチップ基板１の裏面１２に形成されている接続パ
ッド４をマザーボード６の接続パッド６１に半田７や導
電接着剤等によって固定される。そして、チップ基板１
の表面側の接続パッド４には同様にして上段のチップ基
板１の裏面側接続パッド４２を固定して、多段に積み重
ねられ、全体を樹脂コーティング８によって保護するよ
うに搭載されている。
【００１２】次にチップ基板１の製造工程について説明
すると、まず、図４（ａ）に示すように、シリコン基板
１３にレーザやエッチング等によって孔加工を行い表面
に酸化シリコン膜１４を形成する。そして、半導体作成
プロセスによって半導体を形成し、アルミニウム蒸着、
リソグラフィにより半導体回路２を形成する。
すると、まず、図４（ａ）に示すように、シリコン基板
１３にレーザやエッチング等によって孔加工を行い表面
に酸化シリコン膜１４を形成する。そして、半導体作成
プロセスによって半導体を形成し、アルミニウム蒸着、
リソグラフィにより半導体回路２を形成する。
【００１３】次に、図４（ｂ）に示すようにチップ基板
１の表裏面１１、１２にイミドスピンコート等により絶
縁層１５を形成し、焼付、現像によってビアホール５を
露出させる。そして、メタル蒸着、エッチングによって
ビアホール５、接続パッド４を接続する配線パターン３
を絶縁層１５上に形成してチップ基板１を形成するもの
である。
１の表裏面１１、１２にイミドスピンコート等により絶
縁層１５を形成し、焼付、現像によってビアホール５を
露出させる。そして、メタル蒸着、エッチングによって
ビアホール５、接続パッド４を接続する配線パターン３
を絶縁層１５上に形成してチップ基板１を形成するもの
である。
【００１４】
【発明の効果】以上説明したように、本発明において
は、半導体回路を形成したチップ基板の表裏面に配線パ
ターンをビアホールで接続して設け、表裏面の接続パッ
ドでチップ基板を多段に積み重ねて、半導体モジュール
を形成するため、チップ基板をモジュール化する配線基
板が不要となり、マザーボードへの搭載面積を小さくし
て、高密度な実装が可能となる。
は、半導体回路を形成したチップ基板の表裏面に配線パ
ターンをビアホールで接続して設け、表裏面の接続パッ
ドでチップ基板を多段に積み重ねて、半導体モジュール
を形成するため、チップ基板をモジュール化する配線基
板が不要となり、マザーボードへの搭載面積を小さくし
て、高密度な実装が可能となる。
【図１】本発明の実施例を示す説明図である。
【図２】本発明の断面を示す説明図である。
【図３】本発明の搭載状態を示す説明図である。
【図４】本発明の実施例の製造工程を示す説明図であ
る。
る。
【図５】従来例を示す説明図である。
１ チップ基板 １１ 表面 １２ 裏面 ２ 半導体回路 ３ 配線パターン ４ 接続パッド ５ ビアホール
Claims (1)
- 【請求項１】半導体回路が形成される複数のチップ基板
を有し、 前記各チップ基板には、表裏面を導通させるビアホール
と、 配線パターンを介してビアホールの表裏端部に接続さ
れ、チップ基板の表裏面所定位置に配置される接続パッ
ドとが設けられ、 各チップ基板は それぞれ対向する表裏面の接続パッド同
士を導電性接続材を介して接続して積み重ねてなること
を特徴とする半導体モジュール構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179719A JP3016910B2 (ja) | 1991-07-19 | 1991-07-19 | 半導体モジュール構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179719A JP3016910B2 (ja) | 1991-07-19 | 1991-07-19 | 半導体モジュール構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529537A JPH0529537A (ja) | 1993-02-05 |
| JP3016910B2 true JP3016910B2 (ja) | 2000-03-06 |
Family
ID=16070678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179719A Expired - Fee Related JP3016910B2 (ja) | 1991-07-19 | 1991-07-19 | 半導体モジュール構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3016910B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002177A (en) * | 1995-12-27 | 1999-12-14 | International Business Machines Corporation | High density integrated circuit packaging with chip stacking and via interconnections |
| WO1998040915A1 (fr) * | 1997-03-10 | 1998-09-17 | Seiko Epson Corporation | Composant electronique et dispositif a semi-conducteurs, procede de fabrication correspondant, carte a circuit imprime ainsi equipee, et equipement electronique comportant cette carte a circuit imprime |
| JP3879816B2 (ja) | 2000-06-02 | 2007-02-14 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器 |
| JP2002094082A (ja) | 2000-07-11 | 2002-03-29 | Seiko Epson Corp | 光素子及びその製造方法並びに電子機器 |
| JP2002222900A (ja) * | 2001-01-26 | 2002-08-09 | Sony Corp | 半導体装置 |
| JP4130158B2 (ja) | 2003-06-09 | 2008-08-06 | 三洋電機株式会社 | 半導体装置の製造方法、半導体装置 |
| JPWO2005093827A1 (ja) * | 2004-03-26 | 2008-02-14 | 株式会社フジクラ | 貫通配線基板及びその製造方法 |
| JP4353861B2 (ja) | 2004-06-30 | 2009-10-28 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| JP4572759B2 (ja) | 2005-07-06 | 2010-11-04 | セイコーエプソン株式会社 | 半導体装置及び電子機器 |
| JP2009141169A (ja) * | 2007-12-07 | 2009-06-25 | Shinko Electric Ind Co Ltd | 半導体装置 |
| JP4769926B2 (ja) * | 2008-01-23 | 2011-09-07 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
| US8247906B2 (en) * | 2009-07-06 | 2012-08-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Supplying power to integrated circuits using a grid matrix formed of through-silicon vias |
| JP6693068B2 (ja) * | 2015-03-12 | 2020-05-13 | ソニー株式会社 | 固体撮像装置および製造方法、並びに電子機器 |
-
1991
- 1991-07-19 JP JP3179719A patent/JP3016910B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529537A (ja) | 1993-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2996510B2 (ja) | 電子回路基板 | |
| US6495912B1 (en) | Structure of ceramic package with integrated passive devices | |
| JP2509969B2 (ja) | 電子装置 | |
| KR970003991B1 (ko) | 양면 메모리보드 및 그것을 사용한 메모리 모듈 | |
| JPH081936B2 (ja) | チップ・キャリア及びその製造方法 | |
| JP2001250911A (ja) | 樹脂封止形電力用半導体装置 | |
| JP2005150748A (ja) | デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法 | |
| JP3016910B2 (ja) | 半導体モジュール構造 | |
| JPS6352432A (ja) | 半導体装置 | |
| JP2988045B2 (ja) | ベアチップの構造およびベアチップの実装構造 | |
| JP2001168233A (ja) | 多重回線グリッド・アレイ・パッケージ | |
| JPS6164187A (ja) | 電子回路装置の製造方法 | |
| JP3656861B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| KR19980058412A (ko) | 적층형 멀티 칩 모듈 반도체 장치 및 그 제조방법 | |
| JP2722451B2 (ja) | 半導体装置 | |
| JPH113955A (ja) | 半導体チップ搭載ボード | |
| JP2946361B2 (ja) | 電子部品搭載用基板 | |
| US20240304534A1 (en) | Thermally improved substrate structure and package assembly with the same | |
| JP3769881B2 (ja) | 電子回路装置 | |
| KR19990002341A (ko) | 이형칩부품 혼재실장용 인쇄회로기판 및 그 제조방법 | |
| JPH0969587A (ja) | Ｂｇａ型半導体装置及びｂｇａモジュール | |
| JP2863358B2 (ja) | セラミック多層基板 | |
| CN118366934A (zh) | 电子封装件及其制法 | |
| JP2508660Y2 (ja) | 半導体装置 | |
| KR100355745B1 (ko) | 반도체 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990831 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991214 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071224 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081224 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091224 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |