JP2005150748A - デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法 - Google Patents

デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法 Download PDF

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Abstract

【課題】 半導体素子のパワーグラウンド端子及びデカップリングコンデンサを最短経路で連結することにより、デカップリングコンデンサの寄生抵抗とインダクタンス成分を最小化できるとともに、デカップリングコンデンサの容量を容易に調整できる半導体チップパッケージ及びその製造方法を提供。
【解決手段】 半導体チップパッケージにおいて、第１面または第２面の少なくとも一つに形成される回路配線と、第２面に形成されるパワー電極板と、第２面に形成され回路配線と接続するバンプランドと、第１面に形成される複数のボールランドを有する基板と、基板の第２面に実装され回路配線と電気的に接続する半導体チップと、半導体チップを囲み、バンプランドを露出させたまま、パワー電極板を覆うように基板の第２面に形成されている誘電体層と、半導体チップと誘電体層上に取り付けられたグラウンド電極板と、誘電体層の内部にある前記バンプランドの上部に形成されグラウンド電極板と電気的に接続する垂直接続用バンプと、ボールランドに取り付けられた複数のハンダボールとを備える。
【選択図】 図１

Description

本発明は、パッケージ技術に関するもので、さらに詳細には、改善されたデカップリングコンデンサを含む半導体チップパッケージ及びその製造方法に関するものである。
半導体素子の高速動作に伴い、雑音(noise)、信号遅延などが重要な課題となっている。このようなパワー／グラウンド雑音(power/ground noise)は、高速の半導体素子及び／又はパッケージ基板の寄生インダクタンスにより発生する。また、パワーグラウンド雑音は、高速動作を阻害する信号遅延を増加させる原因となる。
一般に、デカップリングコンデンサの配置は、パワーグラウンド雑音を減少させるとされている。デカップリングコンデンサが半導体チップパッケージに用いられる場合、理想的とされるのは抵抗及びインダクタンスのないキャパシタンス成分のみを有するものである。しかし、実際には、デカップリングコンデンサ内に内部抵抗及びインダクタンスを有し、また、素子とデカップリングコンデンサとの間には導体経路を有している。これにより、デカップリングコンデンサに悪影響を生じさせる。なお、デカップリングコンデンサのキャパシタンスは、信号特性、最大許容雑音、寄生インダクタンスを考慮して決定されるため、デカップリングコンデンサの選択を難しくする。
本発明の目的は、半導体素子のパワーグラウンド端子とデカップリングコンデンサとを最短経路で連結し、デカップリングコンデンサの寄生抵抗及びインダクタンス成分を最小化することができるともに、デカップリングコンデンサの容量を容易に調整できる半導体チップパッケージ及びその製造方法を提供することにある。
上述の目的を達成するために、本発明によるデカップリングコンデンサを有する半導体チップパッケージは、第１面と、第２面と、第１面及び第２面のうち少なくとも一方に形成されている回路配線と、第２面に形成されているパワー電極板（power plane）と、回路配線と連結され、第２面に形成されている少なくとも１つのバンプランドと、第１面に形成されているボールランドと、を備えることを特徴とする。また、本発明によるデカップリングコンデンサを有する半導体チップパッケージは、基板の第２面に取り付けられ、回路配線と電気的に接続される半導体チップと、基板の第２面に形成されている誘電体層と、をさらに備えることを特徴とする。誘電体層は、チップを囲み、バンプランドを露出させたまま、パワー電極板を覆う。本発明によるデカップリングコンデンサを有する半導体チップパッケージは、半導体チップ及び絶縁層に形成されるグラウンド電極板と、誘電体層の内部の、バンプランドの上部に形成されグラウンド電極板と電気的に接続される少なくとも一つの垂直接続用バンプと、ボールランドに形成される複数のハンダボールと、をさらに備えることを特徴とする。
上記目的を達成するためのデカップリングコンデンサを有する半導体チップパッケージの製造方法は、第１面と、第２面と、第１面及び第２面のうち少なくとも一方に形成されている回路配線と、第２面に形成されているパワー電極板と、回路配線と接続され第２面に形成される少なくとも一つのバンプランドと、第１面に形成されている複数のボールランドと、を含む基板を備える段階と、基板の第２面に取り付けられ、回路配線と電気的に接続するために半導体チップを備える段階と、半導体チップを囲みバンプランドを露出させたまま、電極板を覆うように基板の第２面に誘電体層を形成する段階と、誘電体層の内部にあるバンプランドの上部に少なくとも一つの垂直接続用バンプを形成する段階と、垂直接続用バンプと電気的に接続できるように半導体チップおよび絶縁層にグラウンド電極板を形成する段階と、ボールランドに複数のハンダボールを形成する段階と、を含むことを特徴とする。
本発明の半導体チップパッケージ及びその製造方法によれば、半導体素子のパワーグラウンド端子とデカップリングコンデンサとを最短経路で連結し、デカップリングコンデンサの寄生抵抗及びインダクタンス成分を最小化するとともに、デカップリングコンデンサの容量を容易に調整できる。
以下、添付の図面を参照しながら、本発明によるコンデンサを有する半導体チップパッケージ及びその製造方法をより詳細に説明する。
＜第１実施例＞
図１は、本発明による半導体チップパッケージの第１実施例を示す断面図で、図２は、本発明による半導体チップパッケージに適用される基板の平面図で、図３は、図２のＡ部分の拡大図である。
本発明による半導体チップパッケージ１０は、チップパッド１２が中央に位置するセンターパッド型の半導体チップ１１を備える。半導体チップは、チップパッド１２が形成されている回路形成面が基板２１に対向して実装され、半導体チップ１１と基板２１とがボンディングワイヤ３５により電気的に接続される。ハンダボール４７は、基板２１に形成されパッケージ１０の外部接続端子として用いられる。また、パッケージ１０は、パワー電極板２７とグラウンド電極板３９と誘電体層４１とから構成されたデカップリングコンデンサを有する。
基板２１は中央部に開口２２を有する。基板２１にチップ１１を取り付けた後、ワイヤボンディングのために開口２２を通してチップパッド１２が露出される。ここで、基板２１は、印刷回路基板（PCB; Printed Circuit Board）、テープ配線基板等の様々な種類の基板が用いられる。
基板２１の下面には、開口２２と隣接して基板パッド２４が形成され、ボールランド２９が基板パッド２４と離間され格子状に配列される。また、基板パッド２４とボールランドとを連結する回路配線２３が形成される。
基板２１の上面にはパワー電極板２７とバンプランド２５とが形成されている。金属材質のパワー電極板２７は、図２に示すように、基板２１の上面全体にわたって形成されるが、必要に応じて所定面積に限り形成され得る。バンプランド２５は、パワー電極板２７と離間され島状に配列される。バンプランド２５は、基板２１に形成されている内部ビア２６により回路配線２３のグラウンド線と連結され、パワー電極板２７は、別の内部ビア２８により回路配線２３のパワー配線と連結される。バンプランド２５用の内部ビア２６は、図１に示すように、バンプランド２５の下部、または、図３に示すように、バンプランド２５の周辺に形成することができる。
半導体チップ１１は、チップパッド１２が開口２２内に位置するように、基板２１の上面に接着層３１により取り付けられる。チップ１１と基板２１との電気的な接続のために、各ボンディングワイヤ３５が開口２２を通して一端はチップパッドに、他端は基板パッド２４に接続される。
基板２１の上部には、チップ１１を囲み、パワー電極板２７を覆うように誘電体層４１が形成される。また、半導体チップ１１の背面（すなわち、図１の上面）と誘電体層４１の上面とにグラウンド電極板が形成される。グラウンド電極板３９は、接着層３３によりチップ１１の背面に取り付けられる。接着層３３は電気的に伝導性であり、グラウンド電極板２７とグラウンドとして用いられるチップ１１の背面とを連結する。誘電体層４１は、ＴａｘＯｙ、ＢａｘＴｉＯｙ、またはガラス強化エポキシ等の公知の物質の高誘電率を有する酸化金属からなる。
誘電体層４１は、誘電フィルムを積層して付着することで形成するか、ペースト状の高誘電物質をプリンティングするか、誘電材料を直接コーティングするか、その他の公知技術を用いる等から形成できる。誘電体層４１の材質、厚さ、及び大きさは、所望するデカップリングコンデンサの容量によって変わる。グラウンド電極板３９は、平板状に製作して取り付けられる。
電気的伝導性を有する垂直接続用バンプ３７は、バンプランド２５の上部及び誘電体層４１の内部に形成される。バンプランド２５は、バンプ３７によりグラウンド電極板３９に電気的に接続される。バンプランド２５の一部は、必要に応じて、回路配線２３と接続していない場合があってもグラウンド電極板３９とは接続していたほうが望ましい。
ハンダボール４７は、基板２１のボールランド２９に形成されパッケージの外部接続端子として用いられる。基板２１の下面は、ソルダレジスト層４９で覆われ保護される。また、基板２１の開口２２の内部及びその周辺に成形樹脂部４５が形成されボンディングワイヤ３５を保護する。
前述の第１実施例のように、本発明による半導体チップパッケージ１０は、パワー電極板２７に形成されているデカップリングコンデンサと、グラウンド電極板３９と、誘電体層４１と、で構成する。パワー電極板は、基板２１のチップ実装面に形成されパワーネット（例えば、回路配線）と電気的に接続される。グラウンド電極板３９は、チップ１１の背面に形成されグラウンドネット（例えば、グラウンド回路配線）と電気的に接続される。誘電体層４１は、パワー電極板２７とグラウンド電極板３９との間に位置する。これにより、半導体チップのパワーグラウンド端子とデカップリングコンデンサとが最短経路で連結され、デカップリングコンデンサの寄生抵抗／インダクタンス成分を減少させることが可能である。グラウンド電極板３９及びパワー電極板２７の面積と誘電体層４１の誘電率となどを調整してデカップリングコンデンサの容量を容易に調節することができる。
図４Ａ〜図４Ｄは、本発明による半導体チップパッケージ１０の第１実施例の製造工程を示す断面図である。
図４Ａを参照すると、基板２１には、中央に開口２２が形成され、下面に基板パッド２４、回路配線２３及びボールランド２９が形成されている。また、上面にパワー電極板２７とバンプランド２５とが形成されている。バンプランド２５とパワー電極板２７とは基板に形成されている内部ビア２６、２８により回路配線２３と電気的に接続される。
半導体チップ１１は、基板２１に機械的に取り付けられ電気的に接続される。半導体チップ１１は、チップパッド１２が開口２２に位置するように、基板２１の上面と対向させて基板の上面に接着層３１で取り付ける。次に、チップパッド１２とそれに対応される基板パッド２４とを開口２２を経由するボンディングワイヤ３５により相互連結させる。ワイヤボンディング後に、ボンディングワイヤ３５を保護するために開口２２の内部及びその周辺に成形樹脂部４５を形成する。
次に、図４Ｂのように、チップ１１を囲むように基板２１の上面に誘電体を形成する。誘電体層４１は、バンプランド２５が露出するようにパワー電極板２７を覆う。誘電体層４１は、誘電率が２０以上の高誘電物質で形成され、誘電フィルムを積層して付着するか、ペースト状の高誘電物質をプリンティングするか、薄膜材料を直接コーティングするか、またはその他の公知技術を用いる等から形成できる。
次に、図４Ｃのように、誘電体層４１間に露出しているバンプランド２５にバンプ３７を形成する。バンプ３７は、金属のような導電性材質で製造されるが、種々の公知技術により形成することができる。
次に、図４Ｄのように、半導体チップ１１の背面と誘電体層４１の上面とにグラウンド電極板３９が形成される。グラウンド電極板３９は、接着層３３により半導体チップ１１の背面に取り付ける。接着層３３は電気的に伝導性であり、グラウンドとして用いられるチップ１１の背面に電気的に接続される。
図３に示すように、最後に、基板２１のボールランド２９上にパッケージ１０の外部接続端子としてハンダボール４７を形成する。
＜第２実施例＞
図５は、本発明による半導体チップパッケージ１１０の第２実施例を示す断面図である。
図５を参照すると、本発明による半導体チップパッケージ１１０は、バンプ１１３により基板１２１にフリップチップボンディングされている半導体チップ１１１を備える。ハンダボール１４７は基板１２１の下に形成され、パッケージ１１０の外部接続端子として用いられる。パッケージ１１０はグラウンド電極板１３９、誘電体層１４１及びパワー電極板１２７からなるデカップリングコンデンサを有する。
後述の実施例では、チップ１１１と基板１２１との電気的な相互接続を、前述のワイヤボンディングの代わりにフリップチップボンディングによって行なう。すなわち、チップ１１１と基板１２１とはチップパッド（図示せず）に形成されているチップバンプ１１３により電気的に接続する。チップバンプ１１３は、基板１２１の上面に形成されている基板パッド１２４と直接接合する。前述の実施例とは異なりエッジパッド型チップが用いられ、基板は開口を有しない。基板１２１は、上面にパワー電極板１２７とバンプランド１２５とが形成され下面にボールランド１２９と回路配線１２３とが形成される。
パワー電極板１２７は基板１２１の上面を略覆う。基板パッド１２４とバンプランド１２５とはパワー電極板１２７と離間され島状に配列される。回路配線１２３と電気的に接続されているボールランド１２９は、格子状に配列され形成される。バンプランド１２５とパワー電極板１２７とは基板１２１に形成されている内部ビア１２６、１２８により回路配線１２３と接続する。基板パッド１２４は、基板に形成されている内部ビア（図示せず）により内部配線１２３及び／またはボールランド１２９に接続する。
なお、本実施例において、前述の実施例と同一または類似する要素については、その説明を省略する。
図６Ａ〜図６Ｄは、本発明による半導体チップパッケージ１１０の第２実施例の製造過程を示す断面図である。
図６Ａを参照すると、基板１２１に半導体チップ１１１をフリップチップボンディングにより実装し電気的に接続すると同時にチップの取り付けが行われる。このために、チップパッド（図示せず）にはチップバンプ１１３が形成され、基板１２１の上面に形成されている基板パッド１２４と接続される。基板１２１には、下面にボールランド１２９と回路配線１２３とが形成され、上面には基板パッド１２４、パワー電極板１２７及びバンプランド１２５が形成される。
次に、図６Ｂのように、誘電体層１４１は、チップを囲み、チップ１１１と基板１２１とのギャップを埋めるために基板１２１の上面に形成される。誘電体層１４１は、バンプランド１２５を露出させたままパワー電極板１２７と基板パッド１２４とを覆う。
次に、図６Ｃのように、垂直接続用バンプ１３７が、誘電体層１４１間に露出しているバンプランド１２５上に形成される。次に、図６Ｄのように、グラウンド電極板１３９が半導体チップ１１１の背面と誘電体層１４１の上面とに形成される。グラウンド電極板１３９は、接着層１３３によりチップ１１１の背面に取り付けられる。最後に、図５に示すように、ハンダボール１４７が基板１２１のボールランド１２９に形成される。
＜第３実施例＞
図７は、本発明による半導体チップパッケージ３１１の第３実施例を示す断面図で、図８は、本発明による半導体チップパッケージの第３実施例に適用される基板４２１の断面図で、図９Ａ及び図９Ｂは、本発明による半導体チップパッケージの第３実施例に適用される基板４２１の平面図及び背面図である。
図７を参照すると、本発明による第３実施例の半導体チップパッケージ３１０は、チップバンプ３１２、４１２が形成されている２つの半導体チップ３１１、４１１を備える積層パッケージの形態である。２つの半導体チップ３１１、４１１は、それぞれ、第１基板３２１と第２基板４２１とにチップバンプ３１２、４１２によりフリップチップボンディングにより実装される。第１基板３２１の下面にハンダボール３４７が形成されパッケージ３１０の外部接続端子として機能する。パッケージ３１０は、パワー電極板３２７、４２７、グラウンド電極板３３９、４３９及び誘電体層３４１、４４１により形成されている２つのデカップリングコンデンサを備える構造である。
第１半導体チップ３１１は、第１基板３２１に、第１チップ３１１に形成されている第１チップバンプ３１２によりフリップチップボンディングにより実装される。第１チップバンプ３１２は、第１基板３２１の基板パッド３２４と機械的に接合され電気的に接続される。
第１基板３２１は、上面に第１基板パッド３２４、第１パワー電極板３２７及び第１バンプランド３２５が形成され、下面にボールランド３２９及び第１回路配線３２３が形成される構造である。第１パワー電極板３２７は、第１基板３２１の上面を略覆う。第１基板パッド３２４と第１バンプランド３２５とは、第１パワー電極板３２７と離間され島状に配列される。なお、別の実施形態において、第１バンプランド３２５の一部は、第１パワー電極板３２７と連結することができる。ボールランド３２９は、第１回路配線３２３と連結され格子状に配列される。
第１基板パッド３２４、第１バンプランド３２５及び第１パワー電極板３２７は、第１基板３２１を貫通するビア３２６、３２８により第１回路配線３２３及び／又はボールランド３２９と選択的に接続される。第１基板３２１の伝導性パターンが様々な形態、構造、及び電気的ネットワークを有し得ることは当業者には自明である。さらに、第１基板３２１には、種々の多層配線基板を使用できることも自明である。
第１半導体チップ３１１の周辺を囲み、第１半導体チップ３１１と第１基板３２１とのギャップを埋めるために下部基板３２１の上面に第１誘電体層３４１が形成されている。第１誘電体層３４１は、第１パワー電極板３２７と第１基板パッド３２４とを覆う。また、第１基板３２１の第１誘電体層３４１の内部に、また第１バンプランド３２５の上部に、第１垂直接続用バンプ３３７が形成される。
第１半導体チップ３１１の背面に、伝導性接着層３３３により第２基板４２１が取り付けられる。第２基板４２１は、図８に示すように、上面に第２パワー電極板４２７が、下面に第１グラウンド電極板３３９が形成される構造である。
図９Ｂに示すように、第１グラウンド電極板３３９は第２基板４２１の下面を略覆う。第２バンプランド４２５は、第１グラウンド電極板３３９と離間され、第２基板４２１の下面に島状に配列される。それぞれの第２バンプランド４２５は、シグナル、パワーまたはグラウンド機能として用いられる。従って、グラウンド機能の第２バンプランド４２５は、第１グラウンド電極板３３９と接続される。第２回路配線４２３は第２基板４２１の下面に形成される。第１グラウンド電極板３３９、第２バンプランド４２５及び第２回路配線４２３は、内部ビア４２６、４２８と選択的に接続される。図９Ｂの電気的ネットワークはあくまでも一形態であって、本発明はこれに限定されるものではない。
図９Ａに示すように、第２パワー電極板４２７は、第２基板４２１の上面を略覆う。第３バンプランド４７５は、第２パワー電極板４２７と離間され、第２基板４２１の上面に島状に配列される。それぞれの第３バンプランド４７５は、シグナル、パワーまたはグラウンド機能として用いられる。従って、パワーランド機能の第３バンプランド４７５は、第２パワー電極板４２７と連結される。第２基板パッド４２４は第２基板４２１の上面に形成する。第２パワー電極板４２７、第３バンプランド４７５及び第２基板パッド４２４は、内部ビア４２６、４２８と選択的に接続する。図９Ａに示す電気的ネットワークはあくまでも一形態であって、本発明はこれに限定されるものではない。
図７を参照すると、第２半導体チップ４１１は、第２基板４２１に、第２チップ４１１に形成されている第２チップバンプ４１２によりフリップチップボンディングにより実装される。第２チップバンプ４１２と第２基板パッド４２４とは機械的に接合され電気的に接続される。第２半導体チップ４１１の周辺を囲み、第２半導体チップ４１１と第２基板４２１とのギャップを埋めるために第２基板４２１の上面に第２誘電体層４４１が形成される。第２誘電体層４４１は、第２パワー電極板４２７と第２基板パッド４２４とを覆う。そして、第２基板４２１の第２誘電体層４４１の内部にある第２バンプランド４２５の上部に第２垂直接続用バンプ４３７が形成される。
第２半導体チップ４１１の背面及び第２誘電体層４４１の上面に第２グラウンド電極板４３９が形成される。第２グラウンド電極板４３９は、伝導性接着層４３３により第２チップの背面に取り付けられる。第２グラウンド電極板４３９は、第２垂直接続用バンプ４３７と連結される。
図１０Ａ〜図１０Ｅは、本発明による半導体チップパッケージ３１０の第３実施例の製造過程を示す断面図である。
図１０Ａを参照すると、第１半導体チップ３１１は、第１基板３２１上に、第１チップバンプ３１２によりフリップチップボンディングにより実装され電気的に接続される。第１チップバンプ３２１は、チップパッド（図示せず）に形成され、第１基板３２１の上面に形成されている第１基板パッド３２４と接合される。第１チップ３１１を囲み、第１チップ３１１と第１基板３２１とのギャップを埋めるために第１基板３２１の上面に第１誘電体層３４１を形成する。第１誘電体層３４１は、第１バンプランド３２５を露出させたまま、第１パワー電極板３２７と第１基板パッド３２４とを覆う。第１誘電体層３４１間に露出している第１バンプランド３２５に第１垂直接続用バンプ３３７が形成される。
また、第２基板４２１は、伝導性接着層３３３により第１チップ３１１の背面に取り付けられる。従って、第１基板３２１の第１垂直接続用バンプ３３７は、機能別に（例えば、グラウンド、パワーまたはシグナル）それぞれ第２基板４２１の第２バンプランド４２５と接合される。
図１０Ｂを参照すると、第２半導体チップ４１１は、第２基板４２１上に、第２チップバンプ４１２によりフリップチップボンディングにより実装され電気的に接続される。図１０Ｃのように、第２半導体チップ４１１を囲み、第２チップ４１１と第２基板４２１とのギャップを埋めるために第２基板４２１の上面に第２誘電体層４４１を形成する。第２誘電体層４４１は、第３バンプランド４７５を露出させたまま、第２パワー電極板４２７と第２基板パッド４２４とを覆う。
次に、図１０Ｄのように、第２誘電体層４４１間に露出している第３バンプランド４２５に第２垂直接続用バンプ４３７が形成される。次に、図１０Ｅのように、第２グラウンド電極板４３９の上面と第２半導体チップ４１１の背面とに第２グラウンド電極板４３９が形成される。第２半導体チップ４１１の背面に第２グラウンド電極板４３９が伝導性接着層４３３により取り付けられる。最後に、図７のように、第１基板３２１のボールランド３２９に外部接続端子としてハンダボール３４７が取り付けられる。
一方、本明細書及び図面に開示された本発明の実施例は理解を助けるための特定の実施形態を例示したに過ぎず、本発明の範囲を限定するものではない。ここに開示された実施例の他にも本発明の技術的思想を逸脱しない範囲内における種々の変形例が実施可能であることは当業者には自明である。
本発明による半導体チップパッケージの第１実施例を示す断面図である。 本発明による半導体チップパッケージに適用される基板の平面図である。 図２のＡ部分の拡大図である。 本発明による半導体チップパッケージの第１実施例の製造過程を示す断面図である。 本発明による半導体チップパッケージの第１実施例の製造過程を示す断面図である。 本発明による半導体チップパッケージの第１実施例の製造過程を示す断面図である。 本発明による半導体チップパッケージの第１実施例の製造過程を示す断面図である。 本発明による半導体チップパッケージの第２実施例を示す断面図である。 本発明による半導体チップパッケージの第２実施例の製造過程を示す断面図である。 本発明による半導体チップパッケージの第２実施例の製造過程を示す断面図である。 本発明による半導体チップパッケージの第２実施例の製造過程を示す断面図である。 本発明による半導体チップパッケージの第２実施例の製造過程を示す断面図である。 本発明による半導体チップパッケージの第３実施例を示す断面図である。 本発明による半導体チップパッケージの第３実施例に適用される基板の断面図である。 本発明による半導体チップパッケージの第３実施例に適用される基板の平面図である。 本発明による半導体チップパッケージの第３実施例に適用される基板の背面図である。 本発明による半導体チップパッケージの第３実施例の製造過程を示す断面図である。 本発明による半導体チップパッケージの第３実施例の製造過程を示す断面図である。 本発明による半導体チップパッケージの第３実施例の製造過程を示す断面図である。 本発明による半導体チップパッケージの第３実施例の製造過程を示す断面図である。 本発明による半導体チップパッケージの第３実施例の製造過程を示す断面図である。
符号の説明
１０ 半導体チップパッケージ
１１ 半導体チップ
１２ チップパッド
２１ 基板
２２ 開口
２３ 回路配線
２４ 基板パッド
２５ バンプランド
２６ ビア
２７ パワー電極板
２９ ボールランド
３１ 接着層
３３ 伝導性接着層
３５ ボンディングワイヤ
３７ バンプ
４１ 誘電体層
４５ 成形樹脂部
４７ ハンダボール
４９ ソルダレジスト

Claims (20)

  1. 第１面と、
    第２面と、
    前記第１及び第２面のうち少なくとも一方に形成されている回路配線と、
    前記第２面に形成されているパワー電極板と、
    前記第２面に形成され、前記回路配線と電気的に接続される少なくとも１つのバンプランドと、
    前記第１面に形成されている複数のボールランドと、
    を含む基板と；
    前記基板の第２面に実装され、前記回路配線と電気的に接続される半導体チップと；
    前記半導体チップを囲み、前記バンプランドを露出させたまま、前記パワー電極板を覆うように前記基板の第２面に形成されている誘電体層と；
    前記半導体チップ及び前記誘電体層上に取り付けられたグラウンド電極板と；
    前記誘電体層の内部にある前記バンプランドの上部に形成されグラウンド電極板と電気的に接続される垂直接続用バンプと；
    前記ボールランドに取り付けられた複数のハンダボールと；
    を備えることを特徴とする半導体チップパッケージ。
  2. 前記半導体チップは、活性面に複数のチップパッドを有し、前記基板は、第１面に形成され、且つ前記回路配線と接続される複数の基板パッドを有することを特徴とする請求項１に記載の半導体チップパッケージ。
  3. 前記基板は、前記チップパッドを露出する開口を有することを特徴とする請求項２に記載の半導体チップパッケージ。
  4. 前記開口を通して前記チップパッド及び前記基板パッドを電気的に接続される複数のボンディングワイヤをさらに備えることを特徴とする請求項３に記載の半導体チップパッケージ。
  5. 前記半導体チップは、活性面に複数のチップパッドを備え、前記基板は第２面に形成され、且つ前記回路配線と接続される複数の基板パッドを備えることを特徴とする請求項１に記載の半導体チップパッケージ。
  6. 前記チップパッドに形成され前記基板パッドと接合する複数のチップバンプをさらに備えることを特徴とする請求項５に記載の半導体チップパッケージ。
  7. 前記パワー電極板は、前記基板に形成されている第１内部ビアにより前記回路配線と電気的に接続されることを特徴とする請求項１に記載の半導体チップパッケージ。
  8. 前記バンプランドは、前記基板に形成されている第２内部ビアにより前記回路配線と電気的に接続されることを特徴とする請求項１に記載の半導体チップパッケージ。
  9. 前記グラウンド電極板は、伝導性接着層により前記半導体チップに取り付けられることを特徴とする請求項１に記載の半導体チップパッケージ。
  10. 第１面と、
    第２面と、
    前記第１及び第２面のうち少なくとも一方に形成されている回路配線と、
    前記第２面に形成されているパワー電極板と、
    前記第２面に形成され前記回路配線と電気的に接続される少なくとも１つのバンプランドと、
    前記第１面に形成されている複数のボールランドと、を有する基板を準備する段階と；
    半導体チップを回路配線と電気的に接続するために、第２面に半導体チップを取り付ける段階と；
    前記半導体チップを囲み、前記バンプランドを露出させたまま、前記パワー電極板を覆うように前記基板の第２面に誘電体層を形成する段階と；
    前記誘電体層の内部にある前記バンプランドの上部に少なくとも一つの垂直接続用バンプを形成する段階と；
    グラウンド電極板を垂直接続用バンプと電気的に接続するために、前記チップ及び誘電体層の上部にグラウンド電極板を形成する段階と；
    前記ボールランドに複数のハンダボールを形成する段階と；
    を含むことを特徴とする半導体チップパッケージの製造方法。
  11. 前記基板を準備する段階は、前記第１面に形成され前記回路配線と接続される複数の基板パッドを有する基板と、前記チップパッドを露出させる開口を有する基板と、を備える段階であり、
    半導体チップを取り付ける段階は、活性面に複数のチップパッドを有する半導体チップを取り付けることを特徴とする請求項１０に記載の半導体チップパッケージの製造方法。
  12. 半導体チップを回路配線と電気的に接続するために第２面に半導体チップを取り付ける段階は、前記開口を通して複数のチップパッドのうち少なくとも一つと、複数の基板パッドのうち少なくとも一つと、をボンディングワイヤーで接続することを特徴とする請求項１１に記載の半導体チップパッケージの製造方法。
  13. 基板を準備する段階は、前記第２面に複数の基板パッドを形成して前記回路配線と接続する基板を用意する段階であり、
    半導体チップを取り付ける段階は、活性面に複数のチップパッドを有する半導体チップを取り付けることを特徴とする請求項１０に記載の半導体チップパッケージの製造方法。
  14. 半導体チップを回路配線と電気的に接続するために第２面に半導体チップを取り付ける段階は、前記チップパッドに形成されているチップバンプを複数の基板パッドのうち少なくとも一つに接続することを特徴とする請求項１３に記載の半導体チップパッケージの製造方法。
  15. 前記誘電体層を形成する段階は、誘電フィルムを積層して取り付けるか、誘電性ペーストをプリンティングするか、或いは薄膜材料を直接コーティングして形成することを特徴とする請求項１０に記載の半導体チップパッケージの製造方法。
  16. 第１下面と、
    第１上面と、
    前記第１上面及び第１下面のうち少なくとも一方に形成されている第１回路配線と、
    前記第１上面に形成されている第１パワー電極板と、
    前記第１上面に形成され前記第１回路配線と電気的に接続される第１バンプランドと、
    前記第１下面に形成されている複数のボールランドと、
    を有する基板と；
    前記第１上面に実装され前記第１回路配線と電気的に接続される第１半導体チップと；
    前記第１半導体チップを囲み、前記第１バンプランドを露出させたまま、前記第１パワー電極板を覆うように前記第１上面に形成されている第１誘電体層と；
    第２下面と、
    第２上面と、
    前記第２上面及び第２下面のうち少なくとも一方に形成されている第２回路配線と、
    前記第２下面に形成されている第１グラウンド電極板と、
    前記第２下面に形成されている第２バンプランドと、
    前記第２上面に形成されている第２パワー電極板と、
    前記第２上面に形成されている第３バンプランドと、を有し、
    前記第１チップと前記第１基板の第１誘電体層とを機械的に連結する第２基板と；
    前記第１誘電体層の内部にある前記第１バンプランドの上部に形成されている第１グラウンド電極板と電気的に接続される第１垂直接続用バンプと；
    前記第２基板の第２上面に取り付けられ、前記第２回路配線と電気的に接続される第２半導体チップと；
    前記第２チップを囲み、前記第３バンプランドを露出させたまま、前記第２パワー電極板を覆うように前記第２基板の第２上面に形成される第２誘電体層と；
    前記第２チップ及び第２誘電体層上に形成される第２グラウンド電極板と；
    前記第２誘電体層の内部にある前記第３バンプランドの上部に形成され、前記第２グラウンド電極板と電気的に接続される第２垂直接続用バンプと；
    前記第１基板の複数のボールランド上に形成される複数のハンダボールと；
    を備えることを特徴とする半導体チップパッケージ。
  17. パワー電極板と、第１面に形成され基板の回路配線と接続される少なくとも一つのバンプランドと、を有する基板と、
    前記基板の第１面に取り付けられ、前記回路配線と電気的に接続される半導体チップと、
    を含む半導体チップパッケージにおいて、
    前記基板の第１面に形成され前記チップを囲み、前記バンプランドを露出させたまま、前記パワー電極板を覆う誘電体層と、
    前記チップ及び誘電体層上に形成されるグラウンド電極板と、
    前記誘電体層の内部にある前記バンプランドの上部に形成され、前記グラウンド電極板と電気的に接続される垂直接続用バンプと、
    を備えることを特徴とするデカップリングコンデンサを備える半導体チップパッケージ。
  18. 前記パワー電極板は、前記基板に形成されている第１内部ビアにより前記回路配線と電気的に接続されることを特徴とする請求項１７に記載の半導体チップパッケージ。
  19. 前記バンプランドは、前記基板に形成されている第２内部ビアにより前記回路配線と電気的に接続されることを特徴とする請求項１７に記載の半導体チップパッケージ。
  20. 前記グラウンド電極板は、伝導性接着層により前記半導体チップに取り付けられることを特徴とする請求項１７に記載の半導体チップパッケージ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009055040A (ja) * 2007-08-27 2009-03-12 Samsung Electro Mech Co Ltd 半導体メモリパッケージ
JP5874072B1 (ja) * 2015-06-02 2016-03-01 株式会社野田スクリーン 半導体記憶装置

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7656678B2 (en) 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US20060255446A1 (en) 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
JP4552524B2 (ja) * 2004-06-10 2010-09-29 パナソニック株式会社 複合型電子部品
US7033861B1 (en) * 2005-05-18 2006-04-25 Staktek Group L.P. Stacked module systems and method
DE102005025754B4 (de) * 2005-06-02 2019-08-08 Infineon Technologies Ag Halbleitersensorbauteil mit einem Sensorchip und Verfahren zur Herstellung von Halbleitersensorbauteilen
KR100618903B1 (ko) * 2005-06-18 2006-09-01 삼성전자주식회사 독립된 전원 장치를 구비하는 반도체 집적 회로와 반도체집적 회로를 구비하는 반도체 시스템 및 반도체 집적 회로형성 방법
US7504706B2 (en) * 2005-10-21 2009-03-17 E. I. Du Pont De Nemours Packaging having an array of embedded capacitors for power delivery and decoupling in the mid-frequency range and methods of forming thereof
US7705423B2 (en) * 2005-10-21 2010-04-27 Georgia Tech Research Corporation Device having an array of embedded capacitors for power delivery and decoupling of high speed input/output circuitry of an integrated circuit
JP4183199B2 (ja) * 2005-12-28 2008-11-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージ及びその製造方法
JP4783692B2 (ja) * 2006-08-10 2011-09-28 新光電気工業株式会社 キャパシタ内蔵基板及びその製造方法と電子部品装置
TWI304719B (en) * 2006-10-25 2008-12-21 Phoenix Prec Technology Corp Circuit board structure having embedded compacitor and fabrication method thereof
US7417310B2 (en) * 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
KR100800486B1 (ko) * 2006-11-24 2008-02-04 삼성전자주식회사 개선된 신호 전달 경로를 갖는 반도체 메모리 장치 및 그구동방법
TWI334747B (en) * 2006-12-22 2010-12-11 Unimicron Technology Corp Circuit board structure having embedded electronic components
US7948093B2 (en) * 2006-12-28 2011-05-24 Samgsung Electronics Co., Ltd. Memory IC package assembly having stair step metal layer and apertures
DE102006062473A1 (de) * 2006-12-28 2008-07-03 Qimonda Ag Halbleiterbauelement mit auf einem Substrat montiertem Chip
KR100947942B1 (ko) * 2007-12-10 2010-03-15 주식회사 동부하이텍 반도체 소자의 캐패시터, 그 형성 방법
US7745920B2 (en) * 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
US8102032B1 (en) 2008-12-09 2012-01-24 Amkor Technology, Inc. System and method for compartmental shielding of stacked packages
KR101037695B1 (ko) * 2008-12-10 2011-05-30 주식회사 하이닉스반도체 캐패시터를 갖는 동박적층판 및 이를 이용한 인쇄회로기판 및 이를 이용한 반도체 패키지
JP2010219498A (ja) * 2009-02-20 2010-09-30 Elpida Memory Inc 半導体装置
US9155188B2 (en) * 2011-11-04 2015-10-06 Apple Inc. Electromagnetic interference shielding techniques
US9395404B2 (en) * 2012-12-14 2016-07-19 Infineon Technologies Ag Method for testing semiconductor chips or semiconductor chip modules
KR101978975B1 (ko) 2012-12-21 2019-05-16 에스케이하이닉스 주식회사 임베디드 캐패시터를 갖는 반도체 장치
JP6171402B2 (ja) * 2013-03-01 2017-08-02 セイコーエプソン株式会社 モジュール、電子機器、および移動体
KR102454892B1 (ko) * 2015-12-09 2022-10-14 삼성전자주식회사 반도체 칩, 이를 포함하는 반도체 패키지, 및 반도체 칩의 제조 방법
KR102019351B1 (ko) * 2016-03-14 2019-09-09 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
KR20210128115A (ko) 2020-04-16 2021-10-26 에스케이하이닉스 주식회사 디커플링 캐패시터를 포함하는 반도체 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0383368A (ja) * 1989-08-28 1991-04-09 Mitsubishi Electric Corp 半導体装置
JPH0817960A (ja) * 1994-06-29 1996-01-19 Nec Kyushu Ltd Ｑｆｐ構造半導体装置
JPH11186449A (ja) * 1997-12-25 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11297883A (ja) * 1998-04-13 1999-10-29 Sumitomo Metal Ind Ltd 積層可能な半導体装置とこれらの半導体装置モジュール
JP2002270717A (ja) * 2001-03-12 2002-09-20 Rohm Co Ltd 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05166876A (ja) 1991-12-11 1993-07-02 Oki Electric Ind Co Ltd Ｔａｂ−ｉｃの実装構造
JPH05291347A (ja) 1992-04-14 1993-11-05 Oki Electric Ind Co Ltd 高周波用ｔａｂ−ｉｃの実装構造
US5965936A (en) 1997-12-31 1999-10-12 Micron Technology, Inc. Multi-layer lead frame for a semiconductor device
US5796170A (en) * 1996-02-15 1998-08-18 Northern Telecom Limited Ball grid array (BGA) integrated circuit packages
US6020637A (en) * 1997-05-07 2000-02-01 Signetics Kp Co., Ltd. Ball grid array semiconductor package
JPH11204699A (ja) * 1998-01-09 1999-07-30 Sony Corp 半導体装置とその製造方法と電子装置
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6222246B1 (en) * 1999-01-08 2001-04-24 Intel Corporation Flip-chip having an on-chip decoupling capacitor
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP2001223324A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
US6407929B1 (en) * 2000-06-29 2002-06-18 Intel Corporation Electronic package having embedded capacitors and method of fabrication therefor
US6538313B1 (en) * 2001-11-13 2003-03-25 National Semiconductor Corporation IC package with integral substrate capacitor
JP4094494B2 (ja) * 2002-08-23 2008-06-04 新光電気工業株式会社 半導体パッケージ
US6936922B1 (en) * 2003-09-26 2005-08-30 Amkor Technology, Inc. Semiconductor package structure reducing warpage and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0383368A (ja) * 1989-08-28 1991-04-09 Mitsubishi Electric Corp 半導体装置
JPH0817960A (ja) * 1994-06-29 1996-01-19 Nec Kyushu Ltd Ｑｆｐ構造半導体装置
JPH11186449A (ja) * 1997-12-25 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11297883A (ja) * 1998-04-13 1999-10-29 Sumitomo Metal Ind Ltd 積層可能な半導体装置とこれらの半導体装置モジュール
JP2002270717A (ja) * 2001-03-12 2002-09-20 Rohm Co Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009055040A (ja) * 2007-08-27 2009-03-12 Samsung Electro Mech Co Ltd 半導体メモリパッケージ
JP5874072B1 (ja) * 2015-06-02 2016-03-01 株式会社野田スクリーン 半導体記憶装置

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